FIFO Addition Problem

hi,
ich versuche seit Tage ein Simulation-Programm von ADC zu schreiben.
ich verwende Quartus 2 von Altera.
ich schreibe in FIFO 4 Zahlen, dann lese ich die. das klappt ganz gut. 
Das schreiben und lesen geschieht ständig.
jetzt möchte ich von je 4 gelesene Werte die Summe berechenen. d.h. ich 
schreibe 4 Werte dann Lese ich die dann speichere ich die in zwischen 
Register dann berechne ich die Summe...
Das Problem ist in der Simulation bei der Summenberechnung, ich  bekomme 
komische Werte.
ich muss die FolgenWerte bekommen:
6 22 6 22...
aber ich bekomme nur
24
bitte, kann mir jemand helfen?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--use IEEE.numeric_std.all;
--Block deklaration-----

entity fifotest1 is
  port
  (
    c0 : in std_logic;
    c1 : in std_logic;
    dat : out std_logic_vector (2 downto 0) ;
    wr : out std_logic;
    rr : out std_logic;
    wrfull: in std_logic;
    rdempty: in std_logic;
    datout: in std_logic_vector (2 downto 0);
    sw1 : in std_logic;
    sw0 : in std_logic;
    adcsum :out std_logic_vector(4 downto 0):="00000";
    LED1 : inout std_logic_vector (2 downto 0):="000"
    );


end fifotest1;

----Verhalten

architecture ppl_type of fifotest1 is


---Lokale Variable---Signal

signal dat1 :std_logic_vector(2 downto 0):="000";


signal sum2 :std_logic_vector(4 downto 0):="00000";
signal r1:std_logic_vector(2 downto 0):="000";
signal r2:std_logic_vector(2 downto 0):="000";
signal r3:std_logic_vector(2 downto 0):="000";
signal r4:std_logic_vector(2 downto 0):="000";

begin

schreiben : process(sw0,c0,wrfull)  ----

begin

  if(c0'event and c0='0' and sw0='1' and wrfull='0') then

        wr<='1';
        dat1<=dat1+1 ;
        dat<=dat1;
  end if;

  if(sw0='0'or wrfull='1')then

      wr<='0';

      dat<="000";

  end if;
end process schreiben;

lesen : process(sw1,c1,rdempty)  ----

begin
  if(c1'event and c1='0'and sw1='1' and rdempty='0') then

        rr<='1';

        LED1<=datout;

  end if;

  if(sw1='0'or rdempty='1')then

      rr<='0';

      LED1<=(others=>'0');

  end if;
end process lesen;

summation :process(c1)
variable count : integer range 0 to 3;
begin
  if(c1'event and c1='1')then
    r1<=LED1;
    r2<=r1;
    r3<=r2;
    r4<=r3;


  if (count=3)then
    sum2<=unsigned(r1)+ unsigned(r2)+ unsigned(r3)+ unsigned(r4)&"00";
    adcsum<= Std_Logic_Vector(sum2);

  end if;
  count:=count+1;
  end if;

end process summation;

end ppl_type;