Hallo Forum,
ich bin VHDL-Einsteiger und habe gerade ein Verständnisproblem bei einem
Zähler. Ich will einen Up-Down Counter realisieren den ich als
Integrator nutze. Mein Code sieht so aus:
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | --use IEEE.STD_LOGIC_ARITH.ALL;
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4 | --use IEEE.STD_LOGIC_UNSIGNED.ALL;
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5 | use IEEE.numeric_std.all;
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6 |
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7 | entity Integrator is
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8 | Generic (N: integer := 14);
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9 | Port ( updown : in STD_LOGIC;
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10 | reset : in STD_LOGIC;
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11 | count : in STD_LOGIC;
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12 | integrator : out STD_LOGIC_VECTOR (13 downto 0));
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13 | end Integrator;
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14 |
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15 | architecture arch of Integrator is
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17 | signal r_reg : unsigned(N-1 downto 0);
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18 | signal r_next : unsigned(N-1 downto 0);
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19 |
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20 | begin
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21 | --register
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22 | process(count,reset)
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23 | begin
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24 | if(reset='1')then
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25 | r_reg <= (others=>'0');
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26 | elsif(count'event and count = '1')then
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27 | r_reg <= r_next;
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28 | end if;
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29 | end process;
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30 |
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31 | --next state logic
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32 | r_next <= r_reg+1 when updown = '1' else
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33 | r_next <= r_reg-1 when updown = '0' else
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34 | r_reg;
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35 |
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36 | --output logic
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37 | integrator <=std_logic_vector(r_reg);
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38 |
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39 | end arch;
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Ich nutze Xilinx ISE und als Hardware ein XC95144XL CPLD. Beim
Synthetisieren bekomme ich immer folgende Fehlermeldung:
"Type of r_next is incompatible with type of <=."
Was kann das bedeuten? Ich wundere mich insbesondere deshalb, da der
Quellcode aus einem Lehrbuch stammt... kann mir jemand erklären was ich
falsch mache?
vielen Dank und viele Grüße,
Urs
