Gast
#1831116
Hallo zusammen! Ich arbeite gerade mit ispLever 8.0 Starter und einem FPGA von Lattice. Zur Simulation verwende ich Active-HDL 8.2 LWE (Lattice Web Edition). Funciton Simulation funktioniert damit wunderbar. Ich kann jedoch nicht Timing Simulation durchführen. Im Active-HDL muss man zum Synthetisieren und Implementieren die entsprechenden Tools in den Preferencies angeben. Dabei sind dort die möglichen Tools nach Herstellern geordnet zur Auswahl gegeben. Zum Synthetisieren habe ich das auf Lattice-Seite gelinkte Synplify C-2009.03L (for Lattice) installiert (aus ispLever heraus läuft die Synthese problemlos). Nur Synthese-Tools-Auswahl in Active-HDL enthält diese Synplify-Version gar nicht. Ich habe versucht andere dort enthaltenen Versionen anzugeben, aber die Timing Simulation läuft einfach nicht. In der Consolle von Active-HDL erscheint die Meldung, dass Synplify gestartet wurde, aber es tut sich nichts. Hat jemand schon die gleiche Programmzusammensetzung verwendet und dabei eine Timing-Simulation zum Laufen gebracht? Veilleicht könnt ihr mir einige Ratschläge geben, wie ich das hinbekomme! Vielen Dank vorab!