Timing simulation von Lattice-Produkten mit Active-HDL

[noips (Gast)]

Hallo zusammen!

Ich arbeite gerade mit ispLever 8.0 Starter und einem FPGA von Lattice. 
Zur Simulation verwende ich Active-HDL 8.2 LWE (Lattice Web Edition). 
Funciton Simulation funktioniert damit wunderbar. Ich kann jedoch nicht 
Timing Simulation durchführen. Im Active-HDL muss man zum Synthetisieren 
und Implementieren die entsprechenden Tools in den Preferencies angeben. 
Dabei sind dort die möglichen Tools nach Herstellern geordnet zur 
Auswahl gegeben. Zum Synthetisieren habe ich das auf Lattice-Seite 
gelinkte Synplify C-2009.03L (for Lattice) installiert (aus ispLever 
heraus läuft die Synthese problemlos). Nur Synthese-Tools-Auswahl in 
Active-HDL enthält diese Synplify-Version gar nicht. Ich habe versucht 
andere dort enthaltenen Versionen anzugeben, aber die Timing Simulation 
läuft einfach nicht. In der Consolle von Active-HDL erscheint die 
Meldung, dass Synplify gestartet wurde, aber es tut sich nichts.

Hat jemand schon die gleiche Programmzusammensetzung verwendet und dabei 
eine Timing-Simulation zum Laufen gebracht? Veilleicht könnt ihr mir 
einige Ratschläge geben, wie ich das hinbekomme!

Vielen Dank vorab!

[SuperWilly (Gast)]

Folgender Vorschlag:

1. "Generate Timing Simulation Files" in ispLever
2. ActiveHDL stand-alone öffnen und dort das generierte ".vho"-File 
Gatternetzliste) kompilieren mit Einbindung des ".sdf"-Files 
(Timing-Informationen).

Gruß,
SuperWilly

[noips (Gast)]

Aber das Gatternetzlisten-File enthält doch keine Infos darüber, wie die 
Gatter im Chip angeordnet und geroutet wurden. Dann kann auch kein 
Timing simuliert werden, oder verstehe ich da was falsch?

Was meinstu du genau mit ".vho"-File (Gatternetzliste)?

[Duke Scarring (Gast)]

noips schrieb:
> Dann kann auch kein
> Timing simuliert werden, oder verstehe ich da was falsch?

Dafür ist ja dann auch die zusätzliche .sdf-Datei.

Duke

[noips (Gast)]

Die .sdf-Datei enthält also alle nötigen Signallaufzeiten durch 
Routing-Wege und die Gatter-Dalays des im Ziel-FPGA implementierten 
Designs?

[SuperWilly (Gast)]

JA