Clock Leitung auf FlipFlop

> Wenn die Phasenlaege der beiden Clocks sich um 180° unterscheidet, dann
> erhalte ich als Ergebnis 0.

Wenn ich mich nicht irre, hast du bei 180° einen gleichzeitigen 
Signalwechsel an D und CLK des Registers... das wäre nicht gut.

Nachtrag: Du könntest stattdessen einen "normalen" Datenpfad aus zwei 
Registern hintereinander bauen, die mit den verschiedenen Clocks an CLK 
angesteuert werden. Evtl. eine "kurze" Verzögerung dazwischen (1 CLB 
oder nur Routing-Delay), um Ungenauigkeiten in der Phasenlage 
auszugleichen. Dann gibst du eine 1 auf den Eingang und schaust, wie 
schnell sie "durchwandert". Bei 90° sollte das schneller gehen als bei 
180°. Da kann man auch dem Synthesetool sagen, dass es diesen Pfad bei 
der Timing-Analyse ignorieren soll.

Ich habe mich vertan ich meinte 90° und 270°.

Ich habe jetzt folgendes gemacht:

If(CLK_2 Event und ansteigend)then
{
   If(CLK_1 = '1')then
   {
      Phase_90 = '1';
   }
   else
      Phase_90 = '0';
}


Jetzt habe ich halt den CLK_2 im Diagramm der untere Clock als 
Clocksignal. Den CLK_1 gebe ich auf den D-Eingag des Flip Flops.

Nun habe ich jedoch bedenke das es da Probleme gibt, da das CLK_1 Signal 
ja auf der Clock Leitung liegt.

Es funktioniert ja auch. Nur liegen beide CLK-Signale auf 
Clockleitungen. Ich dachte diese Clockleitungen können nicht mit den 
D-Eingang eines FlipFlops verbunden werden, da dies physikalisch nicht 
möglich ist.

dann:

SIGNAL1 <= CLK1 ; --nebenläufige anweisung



If(CLK_2 Event und ansteigend)then
{
   If(SIGNAL1 = '1')then
   {
      Phase_90 = '1';
   }
   else
      Phase_90 = '0';
}