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Forum: FPGA, VHDL & Co. Unterstützung von VHDL2008 in Modelsim


Autor: Georg (Gast)
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Hi,

wer von Euch möchte VHDL-2008 besser in Modelsim unterstützt sehen ?

Wenn man $$$ für Modelsim-Lizenzen bezahlt, so erreicht man dies am 
besten, indem man sich an den Mentor-Support wendet und kurz darstellt, 
dass man Interesse an VHDL-2008 hat. Nur so wird Mentor einsehen, dass 
die VHDL-Community weitaus größer ist, als dort angenommen wird. Also 
fröhliches Support-Anfrage-Schreiben !

siehe hierzu 
http://groups.google.com/group/comp.lang.vhdl/brow...

und

http://www.doulos.com/knowhow/vhdl_designers_guide...

MFG, Georg

Autor: Thomas (Gast)
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>wer von Euch möchte VHDL-2008 besser in Modelsim unterstützt sehen ?
Wo siehst du denn da Vorteile ?

Autor: Georg (Gast)
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wie gesagt, hier sind einige Neuerungen beschrieben:

http://www.doulos.com/knowhow/vhdl_designers_guide...

Autor: Rudolph (Gast)
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Thomas schrieb:
>>wer von Euch möchte VHDL-2008 besser in Modelsim unterstützt sehen ?
> Wo siehst du denn da Vorteile ?

Wo siehst Du denn da Nachteile?

Autor: Georg (Gast)
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Hat keiner Erfahrungen, Wünsche etc. bezüglich der Unterstützung von 
VHDL-2008 in Modelsim?

Autor: Georg (Gast)
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Also wenn man als VHDL-Benutzer in der Warteposition verharrt, dann darf 
man sich nachher nicht beschweren, dass es so lange dauert, bis 
VHDL-2008 in Modelsim Einzug hält.

MFG, Georg

Autor: Jürgen S. (engineer) Benutzerseite
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>Hat keiner Erfahrungen, Wünsche etc. bezüglich der Unterstützung von
>VHDL-2008 in Modelsim?

Ich habe einen ganzen Haufen an Anregungen hinsichtlich von VHDL 2010!

Da wären:

Abschaffung des mismatch von std_logic und std_logic_vector(0). Das eine 
Tool macht es so, das andere so. Am besten lässt man std_logic komplett 
wegfallen.

Einführung komplexer Zahlen und komplexer ADD/MUL/SUB/DIFF als Funktion, 
damit die Hersteller veranlasst werden, solche Funktion gleich in 
ausreichender Breite in die Chips zu bringen.

Einführung eines SER/PAR - Wandlerkonstruktes, damit einfache 
Übersetzung in entweder SR, FIFOs oder SERDES-Architekturen

Einfürung der überfälligen -1 als Logigpegel, um differentielle 
Leitungen physisch simulieren zu können. Bislang brauche ich dafür immer 
eine eigene LIB.

Einführung einer Zeitschleifenfunktion, die die Deklaration signal_y(t) 
= f( a(t-1), b(t-1), a(t-2), b(t-2)) versteht, um pipelines einfacher 
beschreiben zu können. Die Deklaration a(t-1) entspricht dem Zustand der 
Varibalen a jeweils einen Takt vorher. Es wird also automatisch ein 
Register instanziert. Je nach Auftreten der realen Variablen in der 
Zeitschiene werden dann die pipelines zeitlich nach vorne oder nac 
hinten geschoben.

Autor: Segor (Gast)
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Man könnte auch mal die Diskrepanz von

std_logic <-> und std_logic_vector(0) auflösen.

Das dämlich Simulink will aus unerfindlichen Gründen resets als vector 
haben und clk als std_logic. Man muss andauernd wrappen.

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