>Hat keiner Erfahrungen, Wünsche etc. bezüglich der Unterstützung von
>VHDL-2008 in Modelsim?
Ich habe einen ganzen Haufen an Anregungen hinsichtlich von VHDL 2010!
Da wären:
Abschaffung des mismatch von std_logic und std_logic_vector(0). Das eine
Tool macht es so, das andere so. Am besten lässt man std_logic komplett
wegfallen.
Einführung komplexer Zahlen und komplexer ADD/MUL/SUB/DIFF als Funktion,
damit die Hersteller veranlasst werden, solche Funktion gleich in
ausreichender Breite in die Chips zu bringen.
Einführung eines SER/PAR - Wandlerkonstruktes, damit einfache
Übersetzung in entweder SR, FIFOs oder SERDES-Architekturen
Einfürung der überfälligen -1 als Logigpegel, um differentielle
Leitungen physisch simulieren zu können. Bislang brauche ich dafür immer
eine eigene LIB.
Einführung einer Zeitschleifenfunktion, die die Deklaration signal_y(t)
= f( a(t-1), b(t-1), a(t-2), b(t-2)) versteht, um pipelines einfacher
beschreiben zu können. Die Deklaration a(t-1) entspricht dem Zustand der
Varibalen a jeweils einen Takt vorher. Es wird also automatisch ein
Register instanziert. Je nach Auftreten der realen Variablen in der
Zeitschiene werden dann die pipelines zeitlich nach vorne oder nac
hinten geschoben.
