std_logic_vector mit nicht durchgängier range

nein das geht nicht, aber es spricht nix dagegen die pins einfach nicht 
zu belegen, die werden dann einfach rausoptimiert

Dass es nicht geht, habe ich befürchtet.

Wenigstens teilweise möchte ich die Pins belegen, da wieder andere 
Bauteile dran hängen und ich fürchte, dass mir sonst deren Eingänge 
floaten. Naja, wirds halt doch leider Arbeit :( .

Danke jedenfalls und lg.

J. S. schrieb:
> Ich benutze das auch nur, um komplette Busse mit ADR+DAT+CTRLs+CLK in
> EINEM Signal zu führen, was in vielen Schaltungstools einfacher und
> übersichtlicher wird, weil es nur ein Strich ist :-)

Hmm. Klingt als wenn hier (nicht für das Problem von Matthias) records 
helfen könnten.

Duke

Records kann ich sehr empfehlen, ich habe einige gleichartige 
Speicherinterfaces im Design und diese mit einem record-Typen zu 
erschlagen hat für viel Übersicht gesorgt. Auch die Entity Interfaces 
sind mit records gemacht, dazu noch ein einheitliches Namenformat wo 
jeder derartige record einen Typ t_c1_2_c2_if bekommt, wobei c1 und c2 
sinnvolle Kürzel für andere Entities sind. Im Code heißt das Signal dann 
s_c1_2_c2_if und steht für die Signale von c1 zu c2.

Taugt mir total, kann ich nur empfehlen, ich muss beim Codieren kaum 
jemals den Signalnamen nachschauen, weil er sich automatisch ergibt.

lg
Matthias

@Lothar:

Ich glaube er sprach von Malprogrammen:
> VHDL-Mal-Softwarepakete

Und der Schematic-Editor von ISE kann doch nicht mal vernünftig mit 
Bussen umgehen. (Hab ich aber auch schon lange nicht mehr probiert.)

Aber eine Designsoftware, die nicht mit records kann, möchte ich nicht 
verwenden wollen müssen.

Duke

Mit einem virtuellen zusammengefügtem Bus, so wie ein Bus selber. Er hat 
nur keine Signale, sondern weitere Variblen, Signale, Busse.

Müsste doch gehen(?)