Probleme bei Contraints mit Clock im Spartan 6 Board

Chris Gast #1856402
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Hallo,

folgendes, ich habe mir mit dem Clock_Divider Core drei Clocks erzeugt. 
Nun habe ich im Anschluss die Constraints in der ucf vorgenommen. Und 
zwar so:

NET "SYSTEM_CLK_200MHZ_P"    LOC = "K15";
NET"SYSTEM_CLK_200MHZ_N"  LOC = "K16";
NET "CLK_FOR_ADC_20MHZ"    LOC = "T9";

Leider bekomme ich folgende Fehlermeldung:

WARNING:Place:1137 - This design is not guaranteed to be routable! This 
design contains a global buffer instance, <Component_1/clkout3_buf>, 
driving thenet, <CLK_FOR_ADC_20MHZ_OBUF>, that is driving the following 
(first 30) non-clock source pins.< PIN: CLK_FOR_ADC_20MHZ.O; >This is 
normally an ERROR but the CLOCK_DEDICATED_ROUTE constraint was applied 
on COMP.PIN
<Component_1/clkout3_buf.O> allowing your design to continue. This 
constraint disables all clock placer rules related to the specified 
COMP.PIN.

Ich denke es liegt daran, dass der PIN T9 nicht für einen Clock 
ausgelegt ist. Wie kann ich diese Fehlermeldung/ Warning nun umgehen. 
Wie definierte ich Clock PINs in der ucf File?

Danke für eure Hilfe.

Chris
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Chris Gast #1856433
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Hallo,

danke für die schnelle Antwort. Hier die Top_Level_Entity. Inklusive der 
Instanz des Dividers.

entity Main is

Port   ( SAMPLING_DATA_FROM_ADC: in  STD_LOGIC_VECTOR (15 downto 0);
SQUARE_WAVE_OUTPUT: out STD_LOGIC;
CLK_FOR_ADC_20MHZ  : out std_logic;
SYSTEM_CLK_200MHZ_P  : in   std_logic;
SYSTEM_CLK_200MHZ_N  : in   std_logic

          );
end Averaging_Main;

architecture Behavioral of Main is

component CLK_Divider1
port
 (
  CLK_IN1_P         : in     std_logic;
  CLK_IN1_N         : in     std_logic;
  CLK_OUT1          : out    std_logic;
  CLK_OUT2          : out    std_logic;
  CLK_OUT3          : out    std_logic
 );
end component;

begin
  Component_1:  Clk_Divider1
  port map
        (CLK_IN1_P          => SYSTEM_CLK_200MHZ_P,
         CLK_IN1_N          => SYSTEM_CLK_200MHZ_N,
         CLK_OUT1           => CLOCK_100MHZ,
         CLK_OUT2           => CLOCK_20MHZ,
         CLK_OUT3   => CLK_FOR_ADC_20MHZ);

Ich möchte quasi den CLK_FOR_ADC_20MHZ auf den PIN T9 legen, wenn das 
geht.
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