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Forum: Mikrocontroller und Digitale Elektronik LPC1800, so geht's weiter bei NXP


Autor: Robert Teufel (robertteufel)
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Nur fuer diejenigen, die sich fuer einen Chip interessieren, den es wohl 
erst naechstes Jahr so richtig gibt, aber dann geht's ab!

NXP hat heute, dem Tag vor der Embedded Systems Conference in Boston den 
LPC1800 angekuendigt. Was ist neu?
2x USB-HS
150 MHz
1 MB flash und 200 KB SRAM
Quad-SPI zur besseren Unterstuetzung von externen seriellen 
Flashbausteinen.

Noch vieles mehr :-)

Was wird Grund zu Beschwerden?
Es gibt scheinbar kein CAN Interface
Der ADC hat unter der neuen Technologie gelitten und ist nur noch 10-bit

Immer noch interessiert?
http://mcu-related.com/

Gruss, Robert

Autor: holger (Gast)
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>with up to 200 KB RAM provided in multiple banks, each with separate bus 
>master access for higher throughput and individual power-down control for low 
>power operation. The drawback of this approach is that an OS will have to >deal 
with multiple banks too, reducing its efficiency.

Das haben sie aber schön selbst erkannt. Wer will heutzutage noch
RAM Banking? Da kann man nur den Kopf schütteln.

Autor: Robert Teufel (robertteufel)
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Robert Teufel schrieb:
>
>
> Was wird Grund zu Beschwerden?
> Es gibt scheinbar kein CAN Interface
>
> Immer noch interessiert?
> http://mcu-related.com/
>
> Gruss, Robert

Muss mich sofort korrigieren. Es gibt CAN, war nur nicht wichtig genug, 
dass es in der Pressemitteilung stand !?

Robert

Autor: Robert Teufel (robertteufel)
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holger schrieb:
................
The drawback of this approach is that an OS will have to deal
> with multiple banks too, reducing its efficiency.
>
> Das haben sie aber schön selbst erkannt. Wer will heutzutage noch
> RAM Banking? Da kann man nur den Kopf schütteln.

Der Artikel ist nicht von NXP sondern von neutraler Seite geschrieben. 
Das Teil hat einfach ein paar tolle Features und das SRAM Banking 
gehoert definitiv nicht dazu.

Warum wird das so gemacht? Weil sich damit sehr einfach kleinere 
Versionen des Chips erzeugen lassen und weil das Layout mit mehreren 
kleineren Bloecken einfacher wird.

NXP macht das nicht weil sie bloede sind oder weil sie die Kunden 
aergern wollen sondern weil es unter anderem die o.g. guten 
wirtschaftlichen Gruende dafuer gibt.

Robert

Autor: Olaf (Gast)
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> 1 MB flash und 200 KB SRAM

Okay, das finde ich gut. Mit 200kb kann man schon eine Menge machen.

> Quad-SPI zur besseren Unterstuetzung von externen seriellen
> Flashbausteinen.

Das ist aber lahm. Ein R32 von Renesas hat neun serielle Einheiten die 
sich zwischen RS232, SPI und I2C umschalten lassen.

Olaf

Autor: Hannes S. (Gast)
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Nochmal zum Banking: Wenn ich das Datenblatt richtig interpretiere, dann 
lässt sich jede Bank völlig getrennt voneinander über die Busmatrix 
ansprechen. Also kann z.B. in die eine per DMA Daten geschrieben werden 
und die CPU kann sich gleichzeitig komplett ungestört in der anderen 
austoben. Also doch ein sehr schönes Feature. Das einzig ein klein wenig 
unschöne ist lediglich, dass im Adressraum des SRAM halt eine kleine 
Lücke klafft.

Autor: Gerhard (Gast)
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>> Quad-SPI zur besseren Unterstuetzung von externen seriellen
>> Flashbausteinen.

>Das ist aber lahm. Ein R32 von Renesas hat neun serielle Einheiten die
>sich zwischen RS232, SPI und I2C umschalten lassen.
Unter Quad-SPI versteht man eine SPI-Schnittstelle die bis zu 4 
Datenleitungen unterstützt und nicht nur eine, wie schon erwähnt wird 
diese häufig bei SPI-Flashes verwendet und eine grössere Bandbreite zu 
erreichen.

gruss
gerhard

Autor: mhz (Gast)
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das paket schaut gut aus
ma abwarten was STM und Co. antworten
aber insgesamt doch OK

Autor: A. K. (prx)
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Robert Teufel schrieb:

> Das Teil hat einfach ein paar tolle Features und das SRAM Banking
> gehoert definitiv nicht dazu.

Gibt's bisher schon in Variante, aber restriktiver. Manche Teile haben 
spezielles I/O-RAM im USB/CAN/Ethernet-Kontext. Das ist die unflexible 
Vorstufe zu dem Verfahren der LPC1800.

Abgesehen davon arbeitet jeder superskalare High-End Prozessor, der mehr 
als einen load/store pro Takt zulässt, im L1-Cache ebenfalls mit Banks. 
Aus dem gleichen Grund. Nur sind dort die Banks alle paar Bytes 
interleaved um automatisch eine mehr oder minder zufällige 
Konfliktwahrscheinlichkeit zu erhalten, während man beim LPC1800 
Controller-typisch selbst ein bischen drauf achten muss, wo man was 
plaziert.

Die Lücke zwischen den beiden lokalen Banks darf man wohl so verstehen, 
dass die eine für Code und die andere für Daten zu verwenden sei.

Autor: Hannes S. (Gast)
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Durch die Lücke zwischen den Banks hat NXP die Möglichkeit, die erste 
Bank in zukünftigen Chips zu vergrößern ohne dass eine Applikation auf 
die Nase fällt, welche die Verteilung über mehrere Banks nutzt (z.B. DMA 
Puffer in BANK1). Der Code müsste dann nichtmal neu kompiliert werden.

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