Forum: FPGA, VHDL & Co. ADC Daten in Spartan einlesen


von Chris (Gast)


Lesenswert?

Hallo,

ich will von einem 16 Bit breiten ADC Daten parallel in mein Spartan 6 
Board einlesen. Muss ich dabei irgendwelche FFs vorsehen? Ich werde ja 
schlecht die Daten direkt auf die Pins geben können. Ggf.ist eine 
sysnchronisation vorsehen. Wer hat den da Erfahrungen. Ich bin Dankbar 
für jeden Tip.

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


Lesenswert?

Welcher ADC? Welche Steuerleitungen hat der? Wie schnell?

Chris schrieb:
> Ich werde ja schlecht die Daten direkt auf die Pins geben können.
Wenn die Pegel passen: warum nicht?
> Ggf.ist eine sysnchronisation vorsehen.
Streich das "Ggf."
Da gehört zwingend eine Synchronisation dazu. Oder woher wiilst du sonst 
wissen, dass die aktuellen Daten gültig sind?

von Chris (Gast)


Lesenswert?

Danke für die schnelle Antwort. Es handelt sich um einen LTC2203 von 
Linear mit einer Auflösung von 16 Bit und einer Abtastrate von 20 MHz. 
Die Steuerleitungen sind ADC Clock, DataIn (0-15) und Analog Input.

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


Lesenswert?

Chris schrieb:
> Die Steuerleitungen sind ADC Clock, DataIn (0-15) und Analog Input.
Dann gibst du den Takt an den ADC. Und damit weißt du ja auch schon, 
ob und wann die Daten gültig sind. Damit brauchst du eigentlich keine 
weiteren Synchronisierungsmaßnahmen.

von MXM (Gast)


Lesenswert?

Na nur mit clk und daten[15..0] wirst du nix anfangen können.

Am besten du siehst dir das datasheet an. es sind sicherlich einege 
andere steuerleitungen zum FPGA geroutet.

Und dann shcreibst du einen Controller in VHDL o. Verilog. (anhand des 
Datasheets)

Gruß,
MXM

von Chris (Gast)


Lesenswert?

Ok, super, danke für eure Antworten.

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


Lesenswert?

MXM schrieb:
> Na nur mit clk und daten[15..0] wirst du nix anfangen können.
Lies mal das DB durch. Als Minimalbeschaltung würde das (mal abgesehen 
von den statischen Control Pins) hier tatsächlich ausreichen...
1
The output data may be latched on the rising edge of CLK.

Sinnvoller wäre allerdings die Verwendung des CLKOUT zur Übernahme der 
Daten ins FPGA.

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.