Division in VHDL

Also ich kann nur den bereits aufgeführten Divisionalgorithmus von 
lkmiller empfehlen, hab ich auch schon selbst verwendet. Du musst 
allerdings beachten dass die Division länger als einen Zyklus braucht, 
nämlich genausoviele Zyklen wie dein Datentyp Bits besitzt.
Willst du allerdings nur eine Division in der Simulation verwenden, 
kannst du ruhig den "/" Operator nehmen.
Wenn sich die Möglichkeit gibt, dann berechne die Divisionen lieber im 
vorraus und rechne mit den Ergebnissen als konstanten weiter.
Gruß Nobbi

Derl läuft aber zyklisch, oder?

Ich meine, ob er voll gepipelined ist.

Michael schrieb:
> Ich meine, ob er voll gepipelined ist.

Meinst du mit "voll gepipelined", dass man oben mit jedem Takt zwei neue 
Operanden anlegt und unten (nach einer gewissen Latenz) mit jedem Takt 
ein Ergebnis erhält? Das ist nicht der Fall!
Wenn du sowas willst, dann musst du mehrere Divisions-Komponenten 
parallel schalten und multiplexen.

Ach stimmt, das wäre ein Option. Dann schaue ich mal wegen der Latenz. 
Vermutlich braucht der aber je Bit einen Clock.

Ein Divider aus der CoreLib von Xilinx ist da halt schneller.

Michael schrieb:
> Ein Divider aus der CoreLib von Xilinx ist da halt schneller.

Der Xilinx-Core kann sogar als "voll gepipelined" (nach deiner 
Definition ;-) ) konfiguriert werden.

Juergen S. schrieb:
>>Der Xilinx-Core kann sogar als "voll gepipelined" (nach deiner
>>Definition ;-) ) konfiguriert werden.
> Ja,ja - dann läuft er auf 17 MHz :-)

nicht voll kombinatorisch ;)

Bei den Floating-Point teilen ist das ja auch so. Die Division braucht 
zwar 28 Takte Latenz, aber ich kann mit jedem Takt was neues 
reinschieben und bekomme dann eben nach 28 Takten jeden Takt ein 
Ergebnis

Das läuft aber doch alles wieder darauf hinaus, daß man ein voll 
gepipelinetes Design hat/braucht. Ergo CoreGen.

Hätte bitte jemand so einen divider core, der in einem Takt rechnen kann 
und auch effektiv ist?

Hallo Leute,
ich versuche zu verstehen wie die Division in VHDL funktioniert.
ich kapiere dieses Code von Miller immer noch nicht richtig. kann mir 
bitte jmnd erklären was mit dem Code hier gemeint ist:

http://www.lothar-miller.de/s9y/archives/29-Division-in-VHDL.html

hier wird die bit vom vector r von b-2 bis 0 nach b-1 bis 1 verschoben 
oder und wieso wird alle bit vom vector dd(von b-2 bis 0) durch 0 
ersetzt??

ich bitte um erklärung danke

1

 when shift =>

2

            -- erst mal die beiden Operanden 

3

            -- für die Subtraktion zurechtrücken

4

            if ( (r(b-2 downto 0)&dd(b-1)) < dr ) then

5

               bits <= bits-1;

6

               r    <= r(b-2 downto 0)&dd(b-1);

7

               dd   <= dd(b-2 downto 0)&'0';

8

            else

9

               z    <= sub;

10

            end if;

11

12

         when sub =>

13

            if (bits>0) then

14

               r    <= r(b-2 downto 0)&dd(b-1);

15

               dd   <= dd(b-2 downto 0)&'0';

16

               -- Rest minus Divisor

17

               diff := (r(b-2 downto 0)&dd(b-1)) - dr;  

18

               if (diff(b-1)='0') then                 

19

                  -- wenn kein Unterlauf 

20

                  --> Divisor passt noch rein 

21

                  --> MSB=0 --> 1 in Ergebnis einschieben

22

                  q <= q(b-2 downto 0) & '1';

23

                  r <= diff;

24

               else

25

                  -- wenn Unterlauf 

26

                  --> 0 einschieben, mit altem Wert weiterrechnen

27

                  q <= q(b-2 downto 0) & '0';

28

               end if;

29

               bits <= bits-1;

30

            else

31

               z    <= done;

32

            end if;

33

34

         when done =>

35

            busy <= '0';

36

            -- Handshake: wenn nötig warten, bis start='0'

37

            if (start='0') then 

38

               z <= idle; 

39

            end if;

40

      end case;

danke in Voraus

es ist so wie in der 2.ten Klasse. Du kuckst, ob die eine Zahl in die 
andere reinpasst, dh ob du sie dividieren kannst, ohne auf <0 zu kommen. 
Wenn das nicht der Fall ist, rueckst du sie eine zehnerpotenz weiter 
nach rechts und probierst erneut.

Hier hast du halt 2er Potenzen, und die Zahl passt entweder einmal ganz 
rein oder eben nicht, aber nicht zb 2 mal wie im Dezimalsystem sein 
koennte.


Dezimal

   130 / 55
  -110   (-55x2)
 --------
    20
   -55 x 0 (geht nicht)
    20
    -5.5
    -5.5
    -5.5
 --------
     3.5

  usw

sorry etwas unuebersichtlich




binaer

 101010 / 111
 111  passt nicht
  111 passt, rest =

ach so aehnlich halt, sry ist mir grad zu fummelig

dorko schrieb:
> andere reinpasst, dh ob du sie dividieren kannst, ohne auf <0 zu kommen.

sollte subtrahieren heissen

Ich finde es eigentlich antiquiert, immer wieder Divisionsalgorithmen 
implementieren zu müssen. Liesse sich da nichts in der Richtung machen?
Beitrag "FPGAs mit embedded divider erhältlich?"

Eventuell kannst du ja fixed point Arithmetik benutzen. Die ist schnell 
und einfach

>Ich finde es eigentlich antiquiert, immer wieder Divisionsalgorithmen
>implementieren zu müssen

hallo Ratgeber ich will einfach dieses algorithmus verstehen, da ich es 
in eine andere sprache umsetzen will.

@ Darko danke es is natürlich so einfach das Ding. Aber was ist 
eingentilch mit dem hier gemeint:

1

 (r(b-2 downto 0)&dd(b-1))

Ist es genau die bit nummer b-2 bis 0 von Vektor r auf die Wert von 
dd(b-1) das vielleicht 0 oder 1 sein kann setzen?? oder bedeutet es was 
anderes??

du solltest das mal simulieren. dann siehst du, was es macht.

dann baust du das ding in excel

Gibt es eigentlich noch andere grundlegende Divisionprinzipien?

Ich hatte mal ein Konzept realisiert, wo mit Multiplikation und 
Ausprobieren der richtige Wert gefunden wurde. Dahert aber im 
Extremmfall auch solange, wie man bits hat.

Na so würde man das ja nicht machen. Man würde schon immer in die Mitte 
springen und dann halbieren. Ja nach grösser,oder kleiner die obere oder 
untere Hälfte anvisieren. Stichwort binäre Teilung.