Risc-Processor mit 2 Clocks.

Eine Seite weiter steht doch noch mehr dazu in welche Phase was gemacht 
wird...

mmmmmh,
ich sehe nur im verilog-code:

// the Phases. They are asymmetric -- see .ucf file
BUFG ph0Buf(.I(Ph0In), .O(Ph0)); //this is Xilinx - specific
BUFG ph1Buf(.I(Ph1In), .O(Ph1));

einfach Pho und Ph1 im ucf-File setzen? Aber wie? Er schreibt von 
unterschiedlicher Phasenlänge.

Wenn's schon unbedingt mit den kranken Phasen sein muss (klingt nach 
70er-Jahre Design...), mach die doch intern im FPGA aus einem 
schnelleren externen Takt. Beispielsweise mit einem damit laufenden 
3Bit-Zähler. phi0 ist dann 1 von 0 bis 3, phi1 von 3 bis 6 oder so 
ähnlich.

Mit welchem FPGA arbeitest du?
Xilinx hat so genannte DCMs. Diese sind in der Lage aus einem 
Eingangstakt einen phasenverschobenen Ausgangstakt zu liefern.

@Georg A.
ich habe auch gelesen das mehrere Clocks 'böse' sind - nur, Mr. Thacker 
ist nicht irgendwer, schau mal in wikipedia.
Das mit dem Zähler werde ich gleich mal versuchen - danke!

@ich
Ist ein Nexys2 mit Spartan3e, DCMs sind mir neu, schaue ich mir an.

Mehrere Clocks sind nicht böse, man muss aber halt einen sauberen 
Taktdomänenübergang bauen.

Hier ist es nicht ganz so schlimm, da die beiden Phasen ja synchron 
sind. Solange setup/hold eingehalten wird, ist das kein Problem. Aber 
die Nutzung von zwei Phasen ist inzwischen ziemlich ungewöhnlich, einer 
der letzten CPUs, die das gemacht haben, war afaik ein Ultrasparc Ende 
der 90er. Früher war das mehr verbreitet, weil damit normale Latches 
statt flankengesteuerten FFs möglich waren. Das hat dann viele 
Transistoren gespart...