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Forum: FPGA, VHDL & Co. Deserializer


Autor: joe (Gast)
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Hallo zusammen,

meine Aufgabe ist, einen Deserializer auf 24 bit parallel zu 
programmieren.
Im Ruhezustand ist das serielle Eingangssignal = '1', es folgt ein 
Startbit ('0') und darauf die Bitfolge '1', '0', '1'... bis zum Stoppbit 
('1'), wonach wieder Ruhe folgt.

Wie schaffe ich es, mit dem Startbit einen Counter loslaufen zu lassen, 
der dann 24 CLK-Cycles zählt, um die aufgelaufenen Bit parallel auf den 
Output zu schieben?

Viele Grüße,
joe

Autor: Panzer H. (panzer1)
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Flankenerkennung startet Zähler. Zähler wird bei 23 zurückgesetzt.
Zähler zählt und referenziert die einzelnen Bits eines 24-Bit-Registers, 
um dorthin die Bits zu schreiben. Wenn Zähler zurückgesetzt wird, wird 
parallel auf Output geschoben. Oder das register wird direkt auf Ausgang 
gelegt.

Das genaue Timing musst Dir nochmal überlegen...

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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joe schrieb:
> Im Ruhezustand ist das serielle Eingangssignal = '1', es folgt ein
> Startbit ('0') und darauf die Bitfolge '1', '0', '1'... bis zum Stoppbit
> ('1'), wonach wieder Ruhe folgt.
Mal abgesehen von der bisher undefinierten Bitdauer ist das bis hierher 
ein abgewandeltes RS232-Protokoll...

Hast du zu deinen Daten noch einen Takt oder läuft das Ganze asynchron?
Wie schnell kommen die Bits?

Autor: joe (Gast)
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Die Bits kommen mit halber CLK-Frequenz.
Eines meiner Probleme ist folgendes..
Mit Auftreten des Startbits soll der Zählvorgang gestartet werden, darf 
aber von keiner weiteren Änderung des seriellen Input-Stroms abhängig 
sein.
Ab dem Moment sollen der Takt den Zähler bestimmen.
An diesem Punkt hänge ich und finde keinen Ausweg...

Autor: joe (Gast)
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Danke für eure Hilfe, mit einem counter_enable Signal gehts...

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