200MHz Takt erzeugen

Du könntest 400Mhz erzeugen und dann den Takt teilen,
dann geht das mit den 180° ganz leicht.

Wie werden denn die Signale der ADCs weiterverarbeitet? Wenn du das mit 
einem FPGA machst, dann nimm einfach einen FPGA, der eine PLL integriert 
hat, das ist bei modernen FPGAs eigentlich immer schon drin.

Diese PLLs haben in der Regel dann auch mehrere Ausgänge, bei denen man 
die Phase einzeln einstellen kann.

FPGA muss nicht gleich sein. Schau einfach mal bei TI in der "Clocks and 
Timers" Abteilung vorbei. Würde mich wundern, wenn Du da nix passendes 
finden würdest.

Hier der Link zum ADC:
http://www.national.com/pf/AD/ADC08200.html#Overview

Das ganze soll folgendermaßen aufgebaut werden:

|------|   8Bit + CLK     |------------
| ADC1 |------------------|
|------|   Single Ended   |
                          | FPGA
                          | Spartan 3E
|------|   8Bit + CLK     |
| ADC2 |------------------|
|------|   Single Ended   |------------

ADC2 soll zu ADC1 einen um 180° phasenverschobenen
Takt bekommen, damit ich auf saubere 400MSPS komme.

Viele Grüße,
Daniel

Dankt ihr, ich könnte die ADCs über den FPGA takten ?
Da ist doch am Ausgang zu viel Jitter auf dem Taktsignal(en) oder
liege ich da falsch ?

Na dann schau dir mal die DCMs (digital clock manager) im Spartan 3E an.

Sooo, laut dem Jitter Calc von Xilinx würde ich auf
ca. 500ps +/- 250ps Jitter (Peak-to-Peak) kommen.
Period-Jitter bei ca. 100ns ...
Haut mich jetzt nicht so vom Hocker...

Ich sagte doch, dass ich den Jitter Calculator von Xilinx genommen habe.
www.xilinx.com/support/documentation/data_sheets/s3a_jitter_calc.zip

Allerdings gilt dieser für den DFS innerhalb der DCM.
Wenn ich die DLL benutzen würde, sollte ich auf die von dir
genannten Werte kommen. Was mich jedoch irritiert ist, dass
bei den DLL-Ausgängen nur der Period Jitter angegeben ist.
Den Peak-to-Peak Jitter erwähnen die dort gar nicht.
Ansonsten würde das schon ganz gut passen. Muss mal schauen
was die Ausgangstreiber dann noch an Random Jitter beisteuern

>www.xilinx.com/support/documentation/data_sheets/s3a_jitter_calc.zip

Aus dem Link ist zu entnehmen dass das der calc für den S3A ist. Stellt 
sich die Frage ob der S3E dazu identisch ist.

ich schrieb:
>>www.xilinx.com/support/documentation/data_sheets/s3a_jitter_calc.zip
>
> Aus dem Link ist zu entnehmen dass das der calc für den S3A ist. Stellt
> sich die Frage ob der S3E dazu identisch ist.

Im Datanblatt des 3E wird darauf verwiesen. Ich nehme also an, dass der 
Calc auch für den 3E gültige Werte ausspuckt.
Ich denke, dass ich dann mal den Weg wie von Michael vorgeschlagen 
weiter verfolgen werde.

Vielen Dank für die Hilfe!

Gruß,
Daniel

Kannst auch das benutzen:
http://www.latticesemi.com/products/ispclock/ispclock5600a.cfm?source=topnav#selg

Erzeugt Takte für Single-Ended-Signale mit bis zu 200MHz, jeder Kanal 
hat zwei Ausgänge, Polarität für jeden Ausgang kann einzeln programmiert 
werden.

Danke für die Info, sieht recht interessant aus.
Schade, dass die Teile nicht über die gängigen Distris wie
Digikey oder Farnell beziehbar sind. Alles andere macht
an der Hochschule organisatorische Probleme