Hallo Leute, ich stehe vor folgendem Problem: Für zwei 200MSPS ADCs brauche ich einen 200MHz 3V3-LVCMOS Taktsignal und ein dazu um 180° Phasenverschobenes 200MHz Taktsignal. Für die Erzeugung der 200Mhz liegt es wohl nahe eine PLL zu verwenden, allerdings fehlt mir die Erfahrung/das Wissen, wie ich dann zu diesen 200MHz einen um 180° Phasenverschobenen Takt erzeuge. Vielleicht könnte mir hier jmd unter die Arme greifen, oder eine konkrete Quelle zum nachschlagen nennen. Mit freundlichen Grüßen, Daniel
Du könntest 400Mhz erzeugen und dann den Takt teilen, dann geht das mit den 180° ganz leicht.
Wenn das 50% duty cycle ist, dann sollte der um 180 grad phasenverschobene takt einfach nur eine Invertierung sein. Alternativ kannst andere Phasenverschiebungen ebenfalls mit einer PLL erzeugen.. Gruesse Marvin
180° ist die hälfte von 360°. Somit tut es eim Inverter, wenn die Verzögerung nicht stört.
Wie werden denn die Signale der ADCs weiterverarbeitet? Wenn du das mit einem FPGA machst, dann nimm einfach einen FPGA, der eine PLL integriert hat, das ist bei modernen FPGAs eigentlich immer schon drin. Diese PLLs haben in der Regel dann auch mehrere Ausgänge, bei denen man die Phase einzeln einstellen kann.
Kannst Du bitte mal einen Link auf das Datenblatt des ADC posten? In aller Regel haben DACs mit der Geschwindigkeit eher LVDS Eingänge (statt LVCMOS) und das wäre sehr einfach per LVDS driver zu realisieren. Mit 180° Versatz über einen Inverter versaust Du das Delay und das ist bei den Geschwindigkeiten schon sehr relevant. Ich habe ein Design mit einem FPGA aufgebaut, da war die Invertierung kein Problem.
FPGA muss nicht gleich sein. Schau einfach mal bei TI in der "Clocks and Timers" Abteilung vorbei. Würde mich wundern, wenn Du da nix passendes finden würdest.
@Ronny Ich behaupte ja nicht dass es ein FPGA sein muss. Er will ja auch nur den Takt belgen. Nur wäre ein Datenblatt mal eine gute Voraussetzung, um den Jitter / Skew Rahmen abzuschätzen. Zudem ist es mit dem Beschalten der Clock ja noch nicht getan. Es müssen ja auch noch irgendwie Daten herauskommen und mit irgend einer Datensenke eingelesen werden. Bei diesen Taktraten sind auch die Leitungslängen sowie das Übersprechen und mögliche Reflexionen an den Leitungsenden ein Thema.
Hier der Link zum ADC: http://www.national.com/pf/AD/ADC08200.html#Overview Das ganze soll folgendermaßen aufgebaut werden: |------| 8Bit + CLK |------------ | ADC1 |------------------| |------| Single Ended | | FPGA | Spartan 3E |------| 8Bit + CLK | | ADC2 |------------------| |------| Single Ended |------------ ADC2 soll zu ADC1 einen um 180° phasenverschobenen Takt bekommen, damit ich auf saubere 400MSPS komme. Viele Grüße, Daniel
Dankt ihr, ich könnte die ADCs über den FPGA takten ? Da ist doch am Ausgang zu viel Jitter auf dem Taktsignal(en) oder liege ich da falsch ?
Sooo, laut dem Jitter Calc von Xilinx würde ich auf ca. 500ps +/- 250ps Jitter (Peak-to-Peak) kommen. Period-Jitter bei ca. 100ns ... Haut mich jetzt nicht so vom Hocker...
Hm, komische Werte hast Du da. Schau mal im Datenblatt unter "Ouput Clock Jitter" (Seite 146). Da steht: CLKOUT_PER_JITT_0 Period jitter at the CLK0 output All - ±100 - ±100 ps CLKOUT_PER_JITT_180 Period jitter at the CLK180 output - ±150 - ±150 ps Vielleicht hast Du "Input Clock Jitter tolerances" genommen :)
Ich sagte doch, dass ich den Jitter Calculator von Xilinx genommen habe. www.xilinx.com/support/documentation/data_sheets/s3a_jitter_calc.zip Allerdings gilt dieser für den DFS innerhalb der DCM. Wenn ich die DLL benutzen würde, sollte ich auf die von dir genannten Werte kommen. Was mich jedoch irritiert ist, dass bei den DLL-Ausgängen nur der Period Jitter angegeben ist. Den Peak-to-Peak Jitter erwähnen die dort gar nicht. Ansonsten würde das schon ganz gut passen. Muss mal schauen was die Ausgangstreiber dann noch an Random Jitter beisteuern
>www.xilinx.com/support/documentation/data_sheets/s3a_jitter_calc.zip
Aus dem Link ist zu entnehmen dass das der calc für den S3A ist. Stellt
sich die Frage ob der S3E dazu identisch ist.
Ein Blick ins Datenblatt zeigt Dir, dass die DFS Schuld an dem schlechter Jitter ist. Wenn Du saubere 200MHz brauchst, dann nimm entweder direkt einen 200MHz Quarz, route den Clock durch eine DCM durch und lass Dir CLK0 und CLK180 ausgeben. Alternativ nimm einen 100MHz Quarz, gleiches Prozedere, aber Ausgänge CLK2X0 und CLK2X180. Der Synthesizer bringt zwar Flexibilität, verschlechtert das Clocksignal aber auch.
ich schrieb: >>www.xilinx.com/support/documentation/data_sheets/s3a_jitter_calc.zip > > Aus dem Link ist zu entnehmen dass das der calc für den S3A ist. Stellt > sich die Frage ob der S3E dazu identisch ist. Im Datanblatt des 3E wird darauf verwiesen. Ich nehme also an, dass der Calc auch für den 3E gültige Werte ausspuckt. Ich denke, dass ich dann mal den Weg wie von Michael vorgeschlagen weiter verfolgen werde. Vielen Dank für die Hilfe! Gruß, Daniel
Kannst auch das benutzen: http://www.latticesemi.com/products/ispclock/ispclock5600a.cfm?source=topnav#selg Erzeugt Takte für Single-Ended-Signale mit bis zu 200MHz, jeder Kanal hat zwei Ausgänge, Polarität für jeden Ausgang kann einzeln programmiert werden.
Danke für die Info, sieht recht interessant aus. Schade, dass die Teile nicht über die gängigen Distris wie Digikey oder Farnell beziehbar sind. Alles andere macht an der Hochschule organisatorische Probleme
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