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Forum: FPGA, VHDL & Co. Signed Fractional Multiplikation in Verilog


Autor: Oliver (Gast)
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Einen schönen guten Abend,
ich sitze hier und spiele mit meinem neuen Xilinx Bord rum meine Verilog 
und VHDL Kenntnisse nach über zehn Jahren mal wieder etwas aufzupeppeln. 
Mein Problem betrifft folgendes:

Ich habe zwei vorzeichenbehaftete 18-bit Zahlen im Format Q2.16, die ich 
nun (in Verilog) multiplizieren möchte. Ich habe hier ein Codesegment 
aus alten Studi-Zeiten gefunden, welches ich in diesem Zusammenhang 
nicht mehr ganz nachvollziehen kann.


module signed_multiplication (out, d_a, d_b);

  output [17:0]  out;
  input signed [17:0] d_a;
  input signed [17:0] d_b;
  
  wire signed  [17:0]  out;
  wire signed  [35:0]  mult_out_temp;

  assign mult_out_temp = a * b;
  assign out           = {mult_out[35], mult_out_temp[32:16]};
endmodule

Bit-35 ist mein Vorzeichen, so weit klar. Warum fange ich jedoch mit Bit 
32 an was den restlichen Teil betriftft ? Danke,
Oli

Autor: Oliver (Gast)
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Keiner ne Idee ???

Autor: Marcus Harnisch (mharnisch) Benutzerseite
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Oliver schrieb:
>   assign out           = {mult_out[35], mult_out_temp[32:16]};
>
> Bit-35 ist mein Vorzeichen, so weit klar. Warum fange ich jedoch mit Bit
> 32 an was den restlichen Teil betriftft ?

Vielleicht, weil Du eine zusätzliche Skalierung mit dem Faktor 4 
einsparen wolltest?

--
Marcus

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