VHDL Xilinx state_type

Hallo,

ich habe ein problem mit meinem zustandsautomaten.
Bei der simulation arbeitet meine state machine alle zustände perfekt 
ab.
dann wenn zustand s4 kommen soll springt er auf den zustand s0.

obwohl es für den zustand s0 keine zuweisung gibt, außer den reste 
welcher in der kompletten simulation nicht aktiv wird.

ich bin der meinung das es immer nach dem 8. zusand zu diesem problem 
kommt!

was könnte das sein?






library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity rechner is PORT
(
clk : IN STD_LOGIC ;
reset : IN STD_LOGIC;
eingang : std_logic_vector(3 downto 0);
lesen : std_logic
);
end rechner;

architecture Behavioral of rechner is
  TYPE STATE_TYPE IS (s0, w1, s1, w2, s2, w3, s3, w4, s4,  s5,  s6,  s7, 
s8 );
  SIGNAL state : STATE_TYPE ;