VHDL Xilinx state_type

[Paula (Gast)]

Hallo,

ich habe ein problem mit meinem zustandsautomaten.
Bei der simulation arbeitet meine state machine alle zustände perfekt 
ab.
dann wenn zustand s4 kommen soll springt er auf den zustand s0.

obwohl es für den zustand s0 keine zuweisung gibt, außer den reste 
welcher in der kompletten simulation nicht aktiv wird.

ich bin der meinung das es immer nach dem 8. zusand zu diesem problem 
kommt!

was könnte das sein?






library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity rechner is PORT
(
clk : IN STD_LOGIC ;
reset : IN STD_LOGIC;
eingang : std_logic_vector(3 downto 0);
lesen : std_logic
);
end rechner;

architecture Behavioral of rechner is
  TYPE STATE_TYPE IS (s0, w1, s1, w2, s2, w3, s3, w4, s4,  s5,  s6,  s7, 
s8 );
  SIGNAL state : STATE_TYPE ;

[Phil (Gast)]

Hallo, ich hatte mal ein ähnliches Problem auch mit eine Xilinx 
Baustein. Ich hatte bei der Case Anweisung keinen Default Zweig, nachdem 
ich ihn eingefügt habe hat es funktioniert. Hat was mit der Synthese zu 
tun. Vielleicht könntest du ja auch mal den Rest deines Codes posten.

Gruß Phil

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Paula schrieb:
> ich habe ein problem mit meinem zustandsautomaten. Bei der simulation
> arbeitet meine state machine alle zustände perfekt ab.
Das folgende passiert also nur in der realen Hardware:
> dann wenn zustand s4 kommen soll springt er auf den zustand s0.
Jedesmal?
Hast du asynchrone Eingänge?