Signalpegel in Variable speichern

[Chris (Gast)]

Hallo,

ich bin VHDL Anfänger und habe ein Problem. Ich habe ein clk mit dem ich 
ein Signal abtasten möchte. Der Prozess ist durch das clk getrickert. 
Jetzt möchte ich beispielsweise so etwas machen wie:

var1 := signal;

die Variable var1 habe ich als Integer deklariert. Bei der Syntese 
möchte er dies aber nicht haben. Hab schon in meinen Büchern geschaut 
aber nix gefunden. Vielleicht kann mir ja einer helfen. Würde mich sehr 
freuen!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Chris schrieb:
> ich bin VHDL Anfänger und habe ein Problem.
Vorneweg: im 1. halben Jahr brauchst du keine Variable...
Und anschliessend nimmst du keine mehr, auf jeden Fall nicht für 
speichernde Werte...

> Jetzt möchte ich beispielsweise so etwas machen wie:
> var1 := signal;
> die Variable var1 habe ich als Integer deklariert.
Du kannst einem integer keinen std_logic zuweisen (ich nehme mal an dein 
signal ist std_logic)...

> Hab schon in meinen Büchern geschaut aber nix gefunden.
Offenbar nicht ausführlich genug. Denn dort würdest du sicher ein paar 
Worte zur Typprüfung und -konvertierung finden.

> Jetzt möchte ich beispielsweise so etwas machen wie:
> var1 := signal;
> die Variable var1 habe ich als Integer deklariert.
Was soll denn das bringen? Was willst du damit?

>  Vielleicht kann mir ja einer helfen.
Zeig doch mal deinen Code...