Paritätsgenerator VHDL-code fehler

Hallo,
ich habe so ein VHDL-code kompiliert, es steht noch die Fehlen:
(15)near ":=": expecting "string" or "identifier" or "<<" or '(';
(30)VHDL compiler is exiting;
kann jemand mir helfen? (wenn ich an der Zeile 15 nur 'PAR:= false' 
schreibe , kommt noch mehr fehler meldung??).
danke und schöne adventzeit!

library ieee;
use ieee.std_logic_1164.all;
entity PARITAET is
  port(D_IN, clk: in bit;
       STARTBIT, STOPPBIT: in boolean;
       D_OUT: out bit);
     end PARITAET;
     architecture VERHALTEN of PARITAET is
       begin
         P1:process
              variable PAR: boolean;
              begin
                wait until(clk'event and clk='1');
                if STARTBIT then
                   with PAR select := false;   --hier ist 15.Zeile
                   while not STOPPBIT loop
                     D_OUT <= D_IN;
                     if D_IN = '1' then
                        PAR:=not PAR;
                     end if;
                     wait until (clk'event and clk='1');
                   end loop;
                 end if;
                 if PAR then
                   D_OUT <= '1';
                 else
                   D_OUT <= '0';
                 end if;
               end process P1;
             end VERHALTEN;                     --30.Zeile