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Forum: FPGA, VHDL & Co. frage zu timing constraints


Autor: guest (Gast)
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Hallo,

heute mal was neues.. Ich hab in meinem Design lediglich die zeitliche 
Ranbedingung "period" eingefügt und wende diese auf alle FFs an die mit 
meinem Systemtakt verknüpft sind.

Ausgestattet ist mein Eval Board mit einem 16MHz Quarz. Wenn ich nun 
alle Pins meines Toplevels in der ucf mit dem fpga verbinde, erscheint 
im "static timing report" eine schöne Auflistung (Timing Summary) ob 
Randbedingungen eingehalten wurden und vor allem wie schnell ich maximal 
takten kann.
Das freut den guest, jedoch brauch ich jetzt eine DCM und da komm ich 
in's schleudern was das Setzen der Randbedingungen angeht. Wie kann ich 
denn nun dem Design mitteilen, dass sich die Randbedingungen auf den DCM 
Takt und nicht auf den externen 16MHz Takt beziehen sollen?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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guest schrieb:
> dass sich die Randbedingungen auf den DCM
> Takt und nicht auf den externen 16MHz Takt beziehen sollen?
Du mußt erst mal gar nichts machen. Die Toolchain erkennt, dass du mit 
dem DCM einen Takt aus den 16MHz ableitest und setzt für die betroffenen 
Pfade automatischn einen passenden period-Constraint.

Autor: Anguel S. (anguel)
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Manchmal sind die tools intelligenter als man denkt ;) wenn sie auch 
multi-cycle pfade erkennen würden, wäre die welt perfekt...

Autor: Duke Scarring (Gast)
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Anguel S. schrieb:
> multi-cycle pfade
Da mußt Du dann doch wieder manuell ran (wie bei so vielen anderen 
Sachen auch ;-)

Duke

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