[ghdl] Rechnen mit unsigned

[Jannick (Gast)]

Hallo,

ich möchte in einem VHDL-Programm mit unsigned Werten rechnen. Konkret 
sieht das so aus:

phase_inc : in  std_logic_vector(31 downto 0);

[...]

signal phase_acc : std_logic_vector(31 downto 0);

[...]

process
  variable tmp : integer;
begin
  wait until rising_edge(clk);
  if reset = '0' then
    phase_acc <= (others => '0');
  else
    tmp := to_integer(unsigned(phase_acc));
    tmp := tmp + to_integer(unsigned(phase_inc));
    phase_acc <= std_logic_vector(to_unsigned(tmp, 32));
  end if;
end process;

GHDL bricht allerdings mit der Fehlermeldung "./testbench:error: bound 
check failed (#11)" ab. Was bedeutet das? Die Bitbreiten müsste doch 
eigentlich stimmen. Wie kann ich den Fehler beheben?

[berndl (Gast)]

du rechnest aber mit integern, nicht mit unsigned. Und bei der Addition 
von 2 32bit Integern entsteht nun mal ein 33bit Wert...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Und bei der Addition
> von 2 32bit Integern entsteht nun mal ein 33bit Wert...
Und dazu kommt, dass der positive Bereich eines Integers nur 31 Bit 
umfasst.

[Jannick (Gast)]

Integers sind doch nur 32 Bit breit. Findet da kein automatischer 
Überlauf ("111..." -> "000...") statt?

[Jannick (Gast)]

> > Und bei der Addition
> > von 2 32bit Integern entsteht nun mal ein 33bit Wert...
> Und dazu kommt, dass der positive Bereich eines Integers nur 31 Bit
> umfasst.

Achso. Und wie rechne ich dann mit vorzeichenlosen 32bit Werten? Das 
nicht-standard-Paket std_logic_unsigned möchte ich nicht verwenden.

[nicht "Gast" (Gast)]

Rechne noch einfach direkt mit den unsigned-Werten:

phase_acc <= std_logic_vector(unsigned(phase_acc) + 
unsigned(phase_inc));

[Jannick (Gast)]

Dankö. ^^

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jannick schrieb:
> Integers sind doch nur 32 Bit breit. Findet da kein automatischer
> Überlauf ("111..." -> "000...") statt?
Was ist ein Integer mit lauter Einsen?
Richtig: er hat einen Wert von -1 (minus 1)...  :-o