VHDL Cachebus

Wieso nicht einen größeren RAM-Bereich per VDHL oder Coregen erzeugen 
und die Synthesesoftware 'machen' lassen? Zumal diese zumindest bei 
Altera (Xilinx evtl. auch) die einzelnen RAM-Blöcke nicht 
'hintereinander' anordnet sondern 'nebeneinander'. Dadurch benötigt man 
dann auch weniger (keine) Multiplexer wenn jeder Block nur ein paar Bits 
der Wortbreite abdeckt.

AooA schrieb:
> Wie implementiert man sowas am besten im FPGA? std_logic und die nicht
> benötigten Busteilnehmer gehen auf 'Z'?
Früher gab es noch wirklich Tristatebusse quer über das FPGA. Aber weil 
die so langsam waren, wurden sie wegpensioniert...

> Was passiert bei einem Kurzschluss, wenn
> versehentlich zwei Blöcke gleichzeitig auf die Datenleitung schreiben?
Das FPGAS wurde heiß...

> Oder gibt es da bessere Techniken?
Es gibt nur eine: den erwähnten Multiplexer.
Auch wenn du heute einen Tristatebus ins FPGA baust,
dann wird er entweder
1) als Multiplexer ausgeführt
oder
2) gar nicht synthetisiert (Fehlermeldung: Multiple Source/Drivers)