Ali Alile schrieb:
> Ich hab mir diverse Beispiele angeschaut (Lothar Miller), die ich
> leider nicht ganz verstehe.
Übung macht den Meister...
Sieh dir am Anfang mal die "üblichen Verdächtigen" an, das "Hello World"
der Hardware: ein Lauflicht.
http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html
Dort siehst du auch, wie ein Taktteiler als Komponente in das Lauflicht
eingebunden wird.
> Wie kann ich die drei Programmteile am besten verknüpfen?
> Auf was muss ich achten?
Dass du den dort oben erzeugten Takt clk9600 nicht als Takt, sonden als
Enable verwendest. Denn da halten wir es am besten wie der Highlander:
Es kann nur einen (Takt) geben.
> Hat mir jmd Tipps wie ich mich am besten einarbeiten kann oder
> Tutorials/Dokumentationen/Berichte zum lesen?
Kauf dir ein Buch (oder leih es dir aus):
VHDL-Synthese von Reichhardt&Schwarz...
Zu deinem Code:
1 | cnt <= cnt +1;
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2 | clk_9600_k <= '0';
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3 | if cnt = 5207 then
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Besser wäre: erst abfragen und dann zählen
1 | clk_9600_k <= '0';
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2 | if cnt < 5207 then
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3 | cnt <= cnt +1;
|
4 | else
|
Die 5207 kannst du auch ausrechnen lassen: 50000000/9600
Dein clk9600 wird noch gar nicht angesteuert. Das hättest du aber in
einer Simulation gesehen. Das Signal clk_9600_k ist unnötig, und der cnt
sollte eingeschränkt werden, denn nur so kann die Simulation Denkfehler
aufdecken:
1 | entity bau_gen is
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2 | port (
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3 | reset : in STD_LOGIC;
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4 | clock : in STD_LOGIC;
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5 | clk_9600 : out STD_LOGIC
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6 | );
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7 | end bau_gen;
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8 |
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9 | architecture ar_bau_gen of bau_gen is
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10 | signal cnt: integer range 0 to 50000000/9600-1;
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11 | Begin
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12 | process(clock)
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13 | begin
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14 | if rising_edge(clock) then
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15 | if cnt < 50000000/9600-1 then
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16 | cnt <= cnt +1;
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17 | clk_9600 <= '0';
|
18 | else
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19 | cnt <= 0;
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20 | clk_9600 <= '1';
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21 | end if;
|
22 | end if;
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23 | end process;
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24 |
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25 | end ar_bau_gen;
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