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Forum: FPGA, VHDL & Co. Xilinx ISE Gnd connection


Autor: Sandra (Gast)
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Liebe Kollegen!

Mein Kollege hat mir gesagt ich soll die Pins die auf dem Print mit Gnd 
verbunden sind auch in der ISE mit Gnd verbinden. (verwende einen Xilinx 
CPLD)
Allerdings soll ich nicht den Pin im vhdl File als I/O anlegen und im 
UCF auf Gnd legen sonder direkt im UCF mit Gnd verbinden. Er meint, dass 
da ein Unterschied ist?

Stimmt das?
Wie mache ich das?

HELP

LG
Sandy

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Sandra schrieb:
> Mein Kollege hat mir gesagt ich soll die Pins die auf dem Print mit Gnd
> verbunden sind auch in der ISE mit Gnd verbinden. (verwende einen Xilinx
> CPLD)
Da hat er sich offenbar mal die Finger und ein paar CPLDs mit offenen 
Eingängen verbrannt...  ;-)

> Allerdings soll ich nicht den Pin im vhdl File als I/O anlegen und im
> UCF auf Gnd legen sonder direkt im UCF mit Gnd verbinden. Er meint, dass
> da ein Unterschied ist?
> Stimmt das?
Ich würde sagen: Nein.
Es könnte allerdings mit den Stromsparmodi der Makrozellen oder sonst 
was zu tun haben. Allerdings mache ich das anders:
solche Pins, die ja bereits dediziert im Layout einen definierten Pegel 
bekommen haben, werden als Eingänge definiert.
Nur offene Pins müssen als Ausgang definiert werden und einen Pegel 
zugewiesen bekommen, damit sie nicht herumfloaten...

> Stimmt das?
Frag ihn doch mal und poste die Erklärung...  ;-)

Autor: Sandra (Gast)
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Er hat gemeint das ist die "User programmable ground pin capability" vom 
XC6536 CPLD Datenblatt.

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