Logic Analyzer

Benjamin Gast #2013709
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Hallo zusammen,

ich habe mir als erstes FPGA Projekt ein Logic Analyzer rausgesucht. 
Dabei wurde ich von eurem etwas eingeschlafenen Forenprojekt inspiriert.

Der Schaltplan ist quasi fast fertig und werd ich bald hier posten, 
damit ihr Kritik üben könnt :-)

Aber vorab noch eine Frage:


Im State Sampling Mode des Logic Analyers, ist es geschickter den 
ausgewählten Kanal auf einen Globel Clock Pin des FPGAs zu schalten, 
oder macht ein stinknormaler I/O Pin kein Unterschied?

Ich würde eher zum GCLK Pin tendieren.



Eure Meinung?



Grüße,
Benjamin
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Tokyo D. #2013899
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Wo wir gerade dabei sind, ich habe mir mal überlegt einen Logic Analyzer 
Core (komplett mit RAM und allem) zu machen und dann mittels eines 
(mehrerer) DCMs den Takt je um (1/freq * 1/anzahl_DCMs) verzögern. Dann 
erzeugt man mehrere LA Instanzen die den selben I/O samplen aber eben 
mit versetztem Takt. So könnte man dann doch eigentlich die 
Samplingfrequenz ver-x-fachen. Also um zB in einem FPGA dessen RAM nur 
200MHz macht gleich mal den Takt auf 1GHz verfünfzufachen.
Nur mal so als Idee wenn dir mit deinem LA Design langweilig wird.
Wäre das theoretisch/praktisch möglich?
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Benjamin Gast #2013956
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Danke für die Antworten!


Ich meinte mit "ausgewähltem Kanel" den Sample Clock. Die Vormulierung 
kam daher, da ich nicht vorhabe einen extra Eingang für den externen 
Clock zu machen, sondern einen der 16 Kanäle einfach auf den GCLK Pin zu 
schalten.

Das wäre möglich, oder?
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zachso Gast #2014083
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Hi!

also ja, das ginge wohl, ich wuerde aber dafuer einen extra pin nehmen 
mit deiner targetclock, dann kannste nemlich die extra rausfuehren und 
dazwischen noch etwas platz lassen so dass du die dann auch im kabel 
nochmal bisschen abschirmen kannst.

@ tokyodrift:

das ist ne sehr coole idee.


ich wollte im maerz auch nen LA bauen, mit spartan6 und so und da das 
hier ausseiht als ob ich nicht der einzige bin wollt ich fragen ob vllt. 
jemand lust hat das gemeinsam als open source projekt anzugehn?
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Hans-Georg L. #2014977
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Benjamin schrieb:
> Danke für die Antworten!
>
>
> Ich meinte mit "ausgewähltem Kanel" den Sample Clock. Die Vormulierung
> kam daher, da ich nicht vorhabe einen extra Eingang für den externen
> Clock zu machen, sondern einen der 16 Kanäle einfach auf den GCLK Pin zu
> schalten.
>
> Das wäre möglich, oder?

Du kannst theoretisch jeden Einganmg nehmen.

Wichtig ist, das dieser Clock so wenig wie möglich Verzögerung hat.
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Hans-Georg L. #2019731
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René D. schrieb:
> Willst du den interen RAM des FPGAs nutzen oder noch externen RAM
> anbinden?

Das freien Webpack geht bis zum XC6SLX45 und der hat 2.088 Mbit BRAM und 
nochmal 401 Kbit distributed Ram, das reicht bei weitem nicht.

Benjamin schrieb:
> Ich habe externen asynchronen SRAM vorgesehen.

Der spartan6 kann DDR, DDR2 und DDR3 mit seinen eingebauten MCBs, warum 
willst die nicht benutzen ?
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