Gast
#2014319
Hallo zusammen, ich grüble schon länger an einem Problem, werde mir aber über die "richtige" Realisierung nicht klar und hoffe auf Ansätze die ein sicheres Design ermöglichen. Aufgabe ist 3 asynchrone Eingangssignale (100ns Glichtfilter vorhanden, im Regelfall ändert sich nur eines dieser Signale) so schnell wie möglich auszuwerten und je nach Zustand diverse Ausgangssignale zu schalten. Da in max. 20ns (möglichst konstant) auf eine Änderung reagiert werden mss und nur ein 20Mhz-Takt zur Verfügung steht, ist eine synchrone Lösung ausgeschlossen. Die Signale folgen idR einer fixen Sequenz von 6 Zuständen, z.b.: 001, 101, 111, 110, 010, 011 (und wieder von vorn) Parallel wird der korrekte Ablauf dieser Sequenz in einer (getakteten) FSM (mit synchronisierten Eingängen) für Diagzwecke überwacht. Da dies allerdings für das Schalten der Ausgänge zu langsam ist, sollte die Sequenz auch durch Kombinatorik gewahrt sein. (Wohl nur mit Latches realisierbar?) Das Design soll zunächst in einem MaxII-CPLD getestet und später mit mgl. wenigen Anpassungen in ein ASIC portierbar sein. Wie würdet ihr an das Problem gehen? Was muss ich bei einer rein kombinatorischen Lsg. beachten, um ein stabiles Design zu bekommen? Kann man den (Fehler-)Fall abfangen, dass sich doch >1 Eingangsignal zeitglich ändert? Vielen Dank im voraus für alle Ideen. Gruß, Mike