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Forum: FPGA, VHDL & Co. Verarbeitungsgeschwindigkeit


Autor: Großes Fragezeichen (Gast)
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Hallo allerseits.

Eine kurze Frage:

DArf ich annehmen, dass eine Zeile Programmcode, die aus einer 
if-Anweisung oder einer While-Abfrage besteht, genau einen Rechenzyklus 
erfordert?
Sprich bei 10Mhz Taktung dauern zehn if-Abfragen (ohne Verschachtelung) 
genau eine Mikrosekunde?

Darf man so einfach rechnen, oder ist es doch schwieriger? Wo findet man 
denn INformationen über die benötigten Taktzyklen pro Befehl?

Autor: Floh (Gast)
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Großes Fragezeichen schrieb:
> Darf man so einfach rechnen, oder ist es doch schwieriger?
Nein darf man nicht.
> Wo findet man
> denn INformationen über die benötigten Taktzyklen pro Befehl?
Das kommt ganz drauf an. Du kannst dir das Listing anschauen und die 
Taktzyklen der Assemblerbefehle zusammenrechnen.
:-)

Autor: Floh (Gast)
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Vergiss meinen Post, dachte es geht um uCs :-)

Autor: Tokyo Drift (tokyodrift)
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Großes Fragezeichen schrieb:
> DArf ich annehmen, dass eine Zeile Programmcode, die aus einer
> if-Anweisung oder einer While-Abfrage besteht, genau einen Rechenzyklus
> erfordert?
> Sprich bei 10Mhz Taktung dauern zehn if-Abfragen (ohne Verschachtelung)
> genau eine Mikrosekunde?
>
> Darf man so einfach rechnen, oder ist es doch schwieriger? Wo findet man
> denn INformationen über die benötigten Taktzyklen pro Befehl?

Falsche Denkweise. Taktzyklen spielen hier garkeine Rolle. Es geht um 
die Signallaufzeit, aus der berechnet sich dann die maximale 
Taktfrequenz. If Abfragen ohne Verschachtelung, also welche die nicht 
voneinander abhängig sind werden parallel generiert und somit ist die 
Laufzeit von einer Abfrage (also einem Comparator) die gleiche wie von 
10. Gatterlaufzeit kommt auf die Technologie an.

Achja, vergessen, while gibt es bei FPGAs in dem Sinne eigentlich nicht. 
Bist du sicher, dass du im PLD Bereich richtig bist und nicht doch eher 
einen Mikrocontroller vor dir hast?

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