Altera Cyclone II Takt erhöhen

erwin86 schrieb:
> Gibt es eine Möglichkeit eine Optimierung der Schaltung durchzuführen,
> um die Schaltung z. B. mit 100 MHz oder mehr durchzuführen?
Dazu ist so ohne weiteres keine Aussage möglich, weil die Aufgabe und 
deren Umsetzung nicht bekannt ist.

> Gibt es eine Möglichkeit eine Optimierung der Schaltung durchzuführen,
> um die Schaltung z. B. mit 100 MHz oder mehr durchzuführen?
Pipelining wäre ein Stichwort.
Es kommt allerdings darauf an, ob du deine Rechenoperationen alle in 
einem Takt abgeschlossen haben mußt...

erwin86 schrieb:
> Beim FPGA wird das doch sowieso schon gemacht, oder?
In deinem Design offenbar schon, denn du schreibst ja:
erwin86 schrieb:
> Es handelt sich um rückgekoppelte Addierer

Hast du da noch irgendwelche Multiplexer drin, weil ein Addierer allein 
(und seien es 32 Bit) sollte schon noch schneller sein...

Bei einem langsamen Spartan3 komme ich damit auf 200MHz:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.NUMERIC_STD.ALL;

4

5

entity adder23bit is

6

    Port ( clk : in  STD_LOGIC;

7

           a : in  STD_LOGIC_VECTOR (31 downto 0);

8

           r : out  STD_LOGIC_VECTOR (31 downto 0));

9

end adder23bit;

10

11

architecture Behavioral of adder23bit is

12

signal l : unsigned(31 downto 0) := (others=>'0');

13

14

begin

15

  process begin

16

    wait until rising_edge(clk);

17

    l <= l + unsigned(a);

18

  end process;

19

  r <= std_logic_vector(l);

20

end Behavioral;

Welchen Geschwindigkeitscode hat dein Cyclone II?

Auf der allerletzten Seite im Data Sheet steht der Schlüssel, welchen 
Cyclone 2 du genau hast.

erwin86 schrieb:
> hatte aber als zeitkritische Komponente die Addierer vermutet,
Da mußt du nichts vermuten.
Sieh dir mal die statische Timinganalyse an, dort werden die kritischen 
Pfade aufgeführt (zumindest bei Xilinx, aber ich denke, da kochen alle 
mit dem selben Wasser)...

Ich hatte kürzlich auch Probleme mit der eigentlich unkritischen 
Frequenz von 27MHz aus dem Videowandler. Durch eine entsprechende 
Einstellung im Fitter ließ es sich aber schnell beheben.

Assignments - Settings - Fitter Settings -> Optimize Hold Time auf All 
Paths und  Fitter Effort auf Standart Fit