Hallo zusammen.
Ich habe erfolgreich auf dem Spartan3 Starterkit eine
TFT-Display-Ansteuerung (600 * 480 Pixel mit 16 Bit Farbtiefe) mit 2
Hardwarefenstern in VHDL programmiert. Incl. Anbindug an einen
Controller.
Da dort das RAM aber nur 1MB gross ist, bin ich sehr eingeschränkt.
Ich besitze ncoh das Spartan 3E Starterkit (Rev.C). Da drauf sind 32 MB
(oder sogar 64MB?) DDR RAM.
Das neun MIG (V3.61) von xilinx habe ich dazu bewegt, mir den core zu
generieren.
Nun meine Probleme.
1.)
Ich bekomme einen Haufen Fehlermeldungen, sobald ich versuche das
Programming File zu generieren.
Hier mal 4 Fehlermeldungen (von 302 ! welche alle ähnlich sind).
1 | ERROR:ConstraintSystem:59 - Constraint <NET "infrastructure_top0/sys_clk_ibuf"
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2 | TNM_NET = "SYS_CLK";>
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3 | [C:/Designs/Spartan-3E_Starter_Kit/Test_Designs/DDR_MIG/s3e_starter_revD_mig_
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4 | ddr/xst_vlog_bl2cl2/xst_vlog_bl2cl2/par/xst_vlog_bl2cl2.ucf(18)]: NET
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5 | "infrastructure_top0/sys_clk_ibuf" not found. Please verify that:
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6 | 1. The specified design element actually exists in the original design.
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7 | 2. The specified object is spelled correctly in the constraint source file.
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8 | ERROR:ConstraintSystem:58 - Constraint <NET "infrastructure_top0/wait_200*"
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9 | TIG;>
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10 | [C:/Designs/Spartan-3E_Starter_Kit/Test_Designs/DDR_MIG/s3e_starter_revD_mig_
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11 | ddr/xst_vlog_bl2cl2/xst_vlog_bl2cl2/par/xst_vlog_bl2cl2.ucf(22)]: NET
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12 | "infrastructure_top0/wait_200*" does not match any design objects.
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13 | ERROR:ConstraintSystem:59 - Constraint <NET "infrastructure_top0/wait_clk90"
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14 | TIG;>
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15 | [C:/Designs/Spartan-3E_Starter_Kit/Test_Designs/DDR_MIG/s3e_starter_revD_mig_
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16 | ddr/xst_vlog_bl2cl2/xst_vlog_bl2cl2/par/xst_vlog_bl2cl2.ucf(23)]: NET
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17 | "infrastructure_top0/wait_clk90" not found. Please verify that:
|
18 | 1. The specified design element actually exists in the original design.
|
19 | 2. The specified object is spelled correctly in the constraint source file.
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20 | ERROR:ConstraintSystem:58 - Constraint <NET "infrastructure_top0/sys_rst*"
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21 | TIG;>
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22 | [C:/Designs/Spartan-3E_Starter_Kit/Test_Designs/DDR_MIG/s3e_starter_revD_mig_
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23 | ddr/xst_vlog_bl2cl2/xst_vlog_bl2cl2/par/xst_vlog_bl2cl2.ucf(24)]: NET
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24 | "infrastructure_top0/sys_rst*" does not match any design objects.
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2.)
Wie binde ich diesen nun an mein Projekt an. Bei mir läuft alles über
Adresse 0 ... 21, Daten 0 ... 15 und CS, RD, WR. (SRAM)
Am liebsten wäre mir, wenn ich eine entsprechende Schnittstelle zum DDR
RAM hätte in die ich lesen bzw. schreiben kann.
Hier mal die entity die mir der coregen erzeugt hat.
Vielleicht kann mit jemnd behilflich sein.
Vielen Dank.
noeppkes ...
1 | entity top_level_ddr is
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2 | Port ( cntrl0_DDR_DQ : inout STD_LOGIC_VECTOR (15 downto 0);
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3 | cntrl0_DDR_A : out STD_LOGIC_VECTOR (12 downto 0);
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4 | cntrl0_DDR_BA : out STD_LOGIC_VECTOR (1 downto 0);
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5 | cntrl0_DDR_CK : out STD_LOGIC;
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6 | cntrl0_DDR_CK_N : out STD_LOGIC;
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7 | cntrl0_DDR_CKE : out STD_LOGIC;
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8 | cntrl0_DDR_CS_N : out STD_LOGIC;
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9 | cntrl0_DDR_RAS_N : out STD_LOGIC;
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10 | cntrl0_DDR_CAS_N : out STD_LOGIC;
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11 | cntrl0_DDR_WE_N : out STD_LOGIC;
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12 | cntrl0_DDR_DM : out STD_LOGIC_VECTOR (1 downto 0);
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13 | -- S3E_STARTER cntrl0_rst_dqs_div_in,
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14 | -- S3E_STARTER cntrl0_rst_dqs_div_out,
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15 | cntrl0_rst_dqs_div : inout STD_LOGIC; -- S3E_STARTER
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16 | -- S3E_STARTER SYS_CLKb,
|
17 | SYS_CLK : in STD_LOGIC;
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18 | cntrl0_led_error_output1 : out STD_LOGIC;
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19 | -- S3E_STARTER reset_in,
|
20 | reset : in STD_LOGIC; -- S3E_STARTER
|
21 | DATA_VALID : out STD_LOGIC; -- S3E_STARTER
|
22 | cntrl0_DDR_DQS : inout STD_LOGIC_VECTOR (1 downto 0)
|
23 | );
|
24 | end top_level_ddr;
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