Fitterproblem

OP #2032974
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Habt Ihr nen Tipp für mich, wie ich den Fitter dazubewegen kann, die 
interne Verteilung der Programmierung im CPLD XC9572XL anders zu 
realisieren?
Konkret hab ich das Problem, das ich einen VHDL Code (mit Eurer Hilfe) 
gebastelt hab, der auch funktioniert. Dann hab ich die vom Fitter 
vorgegebenen Pins auch so verwendet und ne Platine gemacht, die funzt 
prima !
Nun wollte ich noch einige Dinge im Design ändern und bekomme nach der 
Änderung die Meldung "Mapping a total of 72 equations into 4 function 
blocks.........................ERROR:Cpld:892"
Gut, wenn ich die Pinzuweisung neumachen lasse, dann bekommt die 
Software das hin. Ich mag aber die Platine nicht mehr ändern. Gibt es da 
ne Chance noch Erfolg zu haben ?

Vielen Dank für jeden kleinen Hinweis sagt Ralph
Gast #2033145
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72 Equations heisst, das das CPLD gestopft voll ist, da ist es 
schwierig, etwas zu tun.
Du kannst entweder Funktionen raus nehmen, oder Dir vielleicht einen 
XC95144 mit gleichem Gehäuse besorgen.
Schau Dir die Gleichungen im Report an, vielleicht siehst Du etwas, das 
viel Logik benötigt und einfacher geschrieben werden kann, z.B. 
Endbedingungen von Zählern oder ähnliches. Im Allgemeinen ist es bei 
CPLDs ungünstig z.B. auf größer oder kleiner zu testen, besser ist auf 
Gleichheit.
OP #2035240
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Klaus Falser schrieb:
> Ein paar Tipps habe ich Dir ja weiter oben gegeben, ansonsten müsstest
> Du deine Logik vielleicht einmal herzeigen.
Bringt es etwas, wenn ich statt umfangreicher OR Verknüpfungen einfach 
erstmal mehr Zwischenergebnisse in Form von Signalen erzeuge und dann 
diese Signale erst zum Schluß verknüpfe ?
Ich denke mal NEIN, es wird nichts bringen, richtig ?
#2035253
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Ralph H. schrieb:
> Bringt es etwas, wenn ich statt umfangreicher OR Verknüpfungen einfach
> erstmal mehr Zwischenergebnisse in Form von Signalen erzeuge und dann
> diese Signale erst zum Schluß verknüpfe ?

Jain.
Dazu musst Du einerseits den Fitter dazu bringen, die Zwischensignale 
nicht aufzulösen, sondern zu behalten -> Stichword attribute oder 
constraint "KEEP".
Andererseits funktionieren CPLD nicht so wie FPGAs, die Und-Verknüpfung 
in den Produkttermen können alle Eingangssignale des Functionblocks ohne 
Nachteile verarbeiten. Problematisch ist es nur, wenn für die 
Gleichungen in den Macrozellen des Functionblock zu viele verschiedene 
Signale benötigen.
Aber Du solltest Dir den Fitter Report anchauen, dort die Gleichungen 
suchen, die groß und kompliziert sind, und diese eventuell vereinfachen.
Man kann mit collapsing PTERM Limit und collapsing input limit spielen.

Außerdem sollte es deb XC95108 im PLC84 gehäuse geben, aber aus den 
Posts ist noch nicht ganz klar ob Du nun die 5V XC9500 oder die XC9500XL 
Familie verwendest.
OP #2035314
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Ich setz bisher den XC9572XL also die 5V Variante ein, hab aber das 
ganze Projekt auch schon erfolgreich mit dem XC95108 kompiliert. Da ich 
den XC9572 aber da hab, wollte ich nicht die teurere Variante (19€ grrr) 
wählen.
Außerdem sind diese Probleme hier für mich auch ein gutes Training :-) 
und ich lerne viel dabei, auch wenn ich NOCH nicht immer alle Eure 
Abhandlungen verstehe :D

Danke für all die Unterstützung. Ich hoffe ich kann auch mal was zurück 
geben. Gruß Ralph

PS: Nicht das anfangen wird belohnt...sondern das DURCHHALTEN!

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