std_logic_vector auf integer umwandeln

use ieee.numeric_std.all;

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

use ieee.numeric_std.all;

entity prell_gen is

  port (

   clk25mhz   : in std_logic;   -- 25 MHz Systemclock

   prell_gen_out : out std_logic := '0';

   wiederholungen    : in std_logic_vector (5 downto 0);

   stufen   : in std_logic_vector (7 downto 0) );

end prell_gen;

architecture prell_gen_architecture of prell_gen is

signal verz : std_logic := '0';            --verzögerungs var

begin

verzoegerung : process (clk25mhz) --generiert die verzögerung / zeitstufen

variable enable : std_logic := '0';          --enable variabel

variable wied : std_logic_vector(5 downto 0);--hilfsvariabel für die wiederholungen variabel

variable hilfe : std_logic := '0';          --hilfe variabel

variable one : std_logic_vector(5 downto 0) := "000001";--zähl variabel

variable count :  integer range 0 to 10009;--hilfsvariabel für die stufen

variable countt : time; -- hilfsvariable als typ time

begin

  if (clk25mhz'event and clk25mhz = '1') then -- Synch mit pos Systemclockflanke

    --if hilfe = '1' then

      wied := wiederholungen;

    --hilfe := '0'; 

    --end if;

    --100us + (50us * Stufen)

    count := to_integer(unsigned(Stufen));

    --count := 1;

    count := count * 50;

    count := count + 100;

    countt := count * 1 us;

    while wied /= "000000" loop

      verz <= not verz after (countt); 

      prell_gen_out <= verz;

      wied := wied - one;

    end loop;

  end if;

end process verzoegerung;

end prell_gen_architecture;