Testbench und Modelsim

jimmy Gast #2046477
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Hallo,

ich bin Neuling auf dem Gebiet Modelsim. Habe aber das Modelsim Tutorial 
bereits durchgearbeitet und hat auch soweit alles funktioniert.

Habe jetzt die beiden Files in work unter Modelsim eingebunden. Bei der 
Simulation werden die Signale A und B richtig angezeigt. Das Signal Y 
ist aber undefiniert (Rote Linie).

Hat jemand eine Idee woran das liegen kann?
Angehängte Dateien:
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Duke Scarring Gast #2046597
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$ vlib work

2


3
$ vcom log.vhd

4
Model Technology ModelSim PE vcom 6.6d Compiler 2010.11 Nov  1 2010

5
-- Loading package standard

6
-- Loading package std_logic_1164

7
-- Loading package std_logic_arith

8
-- Loading package std_logic_unsigned

9
-- Compiling entity log

10
-- Compiling architecture structure of log

11


12
$ vcom tlog.vhd

13
Model Technology ModelSim PE vcom 6.6d Compiler 2010.11 Nov  1 2010

14
-- Loading package standard

15
-- Loading package std_logic_1164

16
-- Loading package std_logic_arith

17
-- Loading package std_logic_unsigned

18
-- Compiling entity tlog

19
-- Compiling architecture testbench of tlog

20
** Warning: [4] tlog.vhd(39): (vcom-1207) An abstract literal and an identifier must have a separator between them.

21
** Warning: [4] tlog.vhd(39): (vcom-1207) An abstract literal and an identifier must have a separator between them.

22
** Warning: [4] tlog.vhd(40): (vcom-1207) An abstract literal and an identifier must have a separator between them.

23
** Warning: [4] tlog.vhd(40): (vcom-1207) An abstract literal and an identifier must have a separator between them.

Da fehlt wohl noch ein Leerzeichen in Zeile 39 und 40. Das ist aber 
nicht kritisch...

1
$ vsim -gui tlog


In der GUI geht es dann weiter:
1
add wave *

2
run 200 ns


Ich sehe da nichts undefiniertes...

Duke
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