Hallo! Um alles schön zu organisieren, nutze ich gern in VHDL Sub-Module und dann Sub-Sub-Module, etc. Was mich ziemlich nervt ist aber, dass ich neu hinzugefügte Signale von einem Modul auf der untersten Ebene mühsam durch die übergeordneten Module zum Toplevel und dann wieder nach unten bis zu dem Zielmodul durchrouten muss. Gibt es da evtl. Tools, die sowas automatisch machen, d.h. dass man da das neue Signal sowie das Ausgans- und das Zielmodul angibt und dass dann die Entities automatisch erweitert und die Signale definiert und zugewiesen werden? ISE kann das soweit ich weiß nicht. Grüße, Anguel
Die Holzhammermethode: definier dir deine Datenstruktur in Records, pack sie in ein Package und übergib den kompletten Record in der Entity...
Lothar Miller schrieb: > Die Holzhammermethode: definier dir deine Datenstruktur in Records, pack > sie in ein Package und übergib den kompletten Record in der Entity... Danke Lothar! Das ist sehr interessant, werde ich mir mal genauer ansehen.
Such mal hier im Forum mit den passenden Stichworten, das Thema taucht immer wieder auf...
Lothar Miller schrieb: > Such mal hier im Forum mit den passenden Stichworten, das Thema taucht > immer wieder auf... Hatte vermutlich bisher nach den falschen Stichworten gesucht, werde nochmal schauen... Es wäre aber vermutlich viel Aufwand, ein aktuelles Projekt nun nach dieser Methode umzuändern, aber für zukünftige Projekte wäre es auf jeden Fall interessant.
Hallo Anguel S. Ich mag ja nicht unken, aber es gäbe da noch die Möglichkeit, sich vorher zu überlegen, welche Signale man wo braucht und dann zunächst mal nur die Verdrahtungsebenen zu schreiben, mit leeren Logikmodulen an den Enden des Baums. Da merkt man sehr früh, ob die Struktur sauber ist. Als nächsten Schritt kann man dann die Testbench auf das leere FPGA aufsetzen und die Simulation vorbereiten. Ich gehe oft nach diesem Schema vor. Grüße, Harald
Harald Flügel schrieb: > Ich mag ja nicht unken, aber es gäbe da noch die Möglichkeit, sich > vorher zu überlegen, welche Signale man wo braucht und dann zunächst mal > nur die Verdrahtungsebenen zu schreiben, mit leeren Logikmodulen an den > Enden des Baums. Da merkt man sehr früh, ob die Struktur sauber ist. Als > nächsten Schritt kann man dann die Testbench auf das leere FPGA > aufsetzen und die Simulation vorbereiten. Ich gehe oft nach diesem > Schema vor. Danke für den Tipp! Hört sich gut an, aber bei mir ergibt sich am Ende dann doch der inkrementelle Stil, weil ich auch gerne neue Features nachträglich einfüge. Man kann alles verbessern :)
Anguel S. schrieb: > Um alles schön zu organisieren, nutze ich gern in VHDL Sub-Module und > dann Sub-Sub-Module, etc. Was mich ziemlich nervt ist aber, dass ich neu > hinzugefügte Signale von einem Modul auf der untersten Ebene mühsam > durch die übergeordneten Module zum Toplevel und dann wieder nach unten > bis zu dem Zielmodul durchrouten muss. Warum bis zum Topmodul und wieder zurück? Normalerweise kann es schon passieren, dass man das Interface eines Submoduls ändert, weil man ein Signal mehr braucht, aber dies endet dann in der nächst höheren Ebene. Dass man ein Signal von ganz unten bis zum Topmodul hochreichen muss ist, it selten, außer es handels sich um ein Signal das an die Pins des FPGAs geht. Solche Dinge sollte man sich aber wirklich vorher überlegen.
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