verständnis tools v. xilinx

[dodger (Gast)]

moin beisammen,

hab mal ne frage: warum wird denn bei xilinx 2x gemappt? wenn ich mich 
im netz schlau mache, wie die einzelnen schritte für fpga-designs 
laufen, heißt es meist: synthese, mapping, place, route. aber xst macht 
doch auch ein technology mapping? planahead zeigt mir in der 
post-synthese-view auch bereits lut6-instanzen an. was genau macht dann 
nachher nochmal map explizit?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

dodger schrieb:
> heißt es meist: synthese, mapping, place, route.
Da fehlt translate...

> was genau macht dann nachher nochmal map explizit?
Es nimmt (beim S6) bis zu 4 LUTs und packt sie in 1 Slice...

Synthese:  Abbilden des Designs auf atomare Elemente (LUT, FG, FF)
Translate: Zusammenführen von Netzlisten (z.B. IP-Cores)
Map:       Gruppieren der atomaren Bauteile in Slices
P&R:       Platzieren und Verdrahten

[dodger (Gast)]

ja, da fehlt translate. das scheint aber ja eher xilinx-spezifisch zu 
sein. natürlich fügt translate auch vorsynthetisierte ngc-files zusammen 
ins ngd, ok. das könnte aber ja auch die synthese nochmal machen. wenn 
ich es recht verstehe, gibt es also bei dem eigentlichen map-schritt 
erst die abbildung in slices? bzw. kaskadiert in clbs? das gibt es so 
natürlich nicht in der synthese, das stimmt. da steht dann zwar schon, 
dass elemente auf dsp48 oder lut6 "gemappt" werden, aber das mapping auf 
slices macht dann also erst der eigentliche map-schritt. ist es so 
richtig? weil das technology mapping macht ja schon noch die synthese.
wichtiger ist ja eigentlich bei translate, dass es ucf-dateien 
einbindet, oder?
spannenderweise macht map ja ab v5 auch schon während map das placement 
(stichwort "timing-driving placement")...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

dodger schrieb:
> wichtiger ist ja eigentlich bei translate, dass es ucf-dateien
> einbindet, oder?
Oder besser so:
Ab dem Designschritt Translate werden UCF Dateien mit eingebunden...

> spannenderweise macht map ja ab v5 auch schon während map das placement
> (stichwort "timing-driving placement")...
Und ich kann der Synthese schon Constraints (SCF) mitgeben.
Die Grenzen, wer was zu tun hat, sind nicht so deutlich abgetrennt.

[dodger (Gast)]

auch wieder wahr... xcf heißen sie wohl neuerdings, aber ja. danke schon 
mal für die klarstellung! (mehr oder weniger ;)
leider ist es auch in den massig vorhandenen pdfs von xilinx kaum 
beschrieben, was denn nun genau die tools machen...