Gast
#2099695
Hallo, ich bin momentan dabei eine relativ komplexe Platine zu entwickeln (1*ARM-SoC, 4*DDR2-Ram, NAND, 2*GbE-Phy). Der erste Prototyp funktioniert auch sehr gut. Das ganze soll aber auch in Serie gefertigt werden. Um dabei eine gute Endkontrolle beim Fertiger zu haben, wollte ich mich mal näher mit dem Thema Boundary Scan befassen. Grundlegend ist mir das ganze ja klar, man hat die einzelnen Bauteile die JTAG-Ports benötigen (in meinem Fall haben das der SoC und die Phys) und die zugehörigen BSDL-Files. Aber wie geht es dann weiter? Wie definiert man wer wie mit einander verbunden ist, welche Verbindungen zu prüfen sind, etc. Und inwiefern könnte man darüber z.B. auch den RAM und den NAND testen? Gibt es dazu irgendwo eine gute Einführung? Im Internet oder natürlich auch gerne in Papierform.