Hallo, ich bin momentan dabei eine relativ komplexe Platine zu entwickeln (1*ARM-SoC, 4*DDR2-Ram, NAND, 2*GbE-Phy). Der erste Prototyp funktioniert auch sehr gut. Das ganze soll aber auch in Serie gefertigt werden. Um dabei eine gute Endkontrolle beim Fertiger zu haben, wollte ich mich mal näher mit dem Thema Boundary Scan befassen. Grundlegend ist mir das ganze ja klar, man hat die einzelnen Bauteile die JTAG-Ports benötigen (in meinem Fall haben das der SoC und die Phys) und die zugehörigen BSDL-Files. Aber wie geht es dann weiter? Wie definiert man wer wie mit einander verbunden ist, welche Verbindungen zu prüfen sind, etc. Und inwiefern könnte man darüber z.B. auch den RAM und den NAND testen? Gibt es dazu irgendwo eine gute Einführung? Im Internet oder natürlich auch gerne in Papierform.
Unter Wikipedia sind ganz unten ein paar (teils) englischsprachige Tutorials: http://de.wikipedia.org/wiki/Boundary_Scan_Test
Am besten mal Anfang Mai zu Boundary Scan Day der Firma Göpel Electronic in Jena fahren. Wir arbeiten seit ein paar Jahren mit deren System, das ist einfach Spitze. Man lädt die Netzliste rein, weist den Bauteilen die BSDL Files zu oder wählt die aus der umfangreichen Bibliothek von denen und den Rest macht das Programm erst mal automatisch. RAM und Flash Test geht auch, Flashes beschreiben auch. Aber die Module kosten alle extra. Billig ist der ganze Boundary Scan Spaß nicht. Aber es lohnt sich. Gerade bei BGAs ist das Gold wert. Man muss natürlich einige Sachen vorneweg beachten, Göpel veranstaltet dazu auch Schulungen. Ganz wichtig ist halt, so viel wie möglich Verbindungen zwischen Boundary Scan fähigen Bauteilen zu schaffen. Und nicht alles, was JTAG hat, ist BS-fähig. Bestes Beispiel ist der MSP430.
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