Hallo, ich habe folendes Problem: Ich entwerfe ein VHDL Design, in dem ich mehrere IP-Cores verwende. Durch aufeinanderfolgende Multiplikationen werden die Vektoren immer größer. Da ich IP-Cores verwende, die nur Vektoren bis zu Datenbreiten von 16 Bit verarbeiten können, muss ich die Vektoren wieder verkleinern. Wie stelle ich das am Besten an, ohne möglichst wenig Datenverlust? Es handelt sich um signed std_logic_vectoren.
John W. schrieb: > LSB abschneiden. Wenn ich einen 32 Bit Vektor habe und dann die unteren 16 Bit wwegschneide, ist das nicht sehr viel Datenverlust?
Juergen Müller schrieb: > Wenn ich einen 32 Bit Vektor habe und dann die unteren 16 Bit > wegschneide, ist das nicht sehr viel Datenverlust? Doch, klar. Aber eben die "unwichtigen" Bits.
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