Wozu Oszillatoren >=50MHz

[GT (Gast)]

Hallo,

habe mich gerade gefragt warum auf FPGA Eval Boards eigentlich öfters 
50MHz oder sogar 100MHz Oszillatoren verwendet werden?
Kann man doch eigentlich über die PLLs auch aus nem normalen 25MHz Takt 
erzeugen oder ergeben sich da Nachteile?

Ich frag nur weil auf meinem Board sowieso schon einen 25MHz Oszillator 
vorhanden wäre und ich den Takt auch fürs FPGA verwenden könnte.
(nö ich steuere damit keine ADCs oder sonstiges empfindliches Zeugs an 
;) )


Gruß,
G.T.

[Thi L. (flothi)]

Die Anzahl an DCM bzw PLL in den FPGA ist begrenzt; je nach 
Anwendungsfall würdest du dir wahrscheinlich eine unnütz verbraten.

Das S3AN-Starterboard hat ja auch nen extra Oszillator für den Speicher 
(133 MHz).

VG

 Florian

[GT (Gast)]

OK gut, das ist natürlich ein Argument. Macht in diesem Fall aber 
nichts, denn mir reichen die vorhandenen DCMs aus.

Sonst gibts keine Nachteile schätze ich mal?
Energiebedarf von so einer DCM sollte ja auch nicht sonderlich hoch 
sein?
(jedenfalls nicht viel mehr als wenn man einen extra 100MHz Oszillator 
mit auf dem Board hätte)

[Georg A. (Gast)]

> Sonst gibts keine Nachteile schätze ich mal?

Jitter(bei DCMs), Spurs (bei PLLs), Anfälligkeit der PLLs auf wackelige 
Stromversorgung, halt den ganzen Rattenschwanz der analogen Dreckeffekte 
:) Wenn man rein digital bleibt, kann das einem egal sein. Ausser die 
Vervielfachung mit dem M/N "schafft" nicht exakt den Takt, den man 
braucht. Bei bestimmten Interfaces/Standards ist da keine 
Wahlfreiheit...

Ich hab auch ein Design, was aus externen 16MHz fünf interne/externe 
Takte erzeugt: 32Mhz (PCI), 64MHz (interne CPU), und 3*128MHz fürs 
DDR-RAM (in verschiedenen Phasen). Ist schon bequem so ;)

[GT (Gast)]

> Ist schon bequem so ;)

Genau :-)

Wollte auch nur sichergehen das es da keine Probleme bei rein digitalen 
Designs gibt.

Danke für eure Antworten!

[Andre (Gast)]

Ist es eigentlich besser, von einem hoch frequenten Quarz auszugehen?

Wären z.B. 100 MHz x 4/3 besser, als 25 MHz x 16/3, um die PCI133 zu 
gewinnen?

[Duke Scarring (Gast)]

Andre schrieb:
> Wären z.B. 100 MHz x 4/3 besser, als 25 MHz x 16/3, um die PCI133 zu
> gewinnen?
Ich würde vermuten das 4/3 besser für den Jitter ist, als 16/3. Außerdem 
ist bei älteren Devies von Xilinx der Wertebereich eingeschränkt:
Spartan3 DCM M/D mit M = [2..32], D = [1..32]
Spartan6 DCM M/D mit M = [2..256], D = [1..256]

Duke

[Andreas U. (Gast)]

>Ich würde vermuten das 4/3 besser für den Jitter ist,
"besser"? Für wen ist was besser?

Ich würde das dahingehend präzisieren, dass der generierte Takt dem 
eingangs-Jitter genauer folgen kann und die Lösung mit dem Faktor 16 
als MUL träger ist.

kann schreibe ich deshalb, weil es von der Konfiguration der PLL 
abhängt. Bei prarmetrierbaren Bausteinen kann man die Grenzftrequenz der 
PLL einstellen und sie sehr träge machen. Das birgt aber mitunter wieder 
Probleme bei der Datenannahme eines von aussen kommenden Taktes.