Gast
#2166091
Hallo! Ist es möglich einen von PLL generierten Takt an normalen Ausgangspin zu schalten, oder nur an PLL Clock Ausgangspin? Was bringt es mit sich,wenn man dies tut(an normalen I/Os)?
Kommt auf den FPGA Typ an. Allgemein ist es eine schlechte Idee, einen Takt einfach so von den dedizierten Clock-Netzwerken auf einen Ausgang zu routen, da dann das gesamte Taktnetzwerk über das normale Routing geführt werden muss. Zumindest bei Xilinx versaut man sich damit das Timing, da nicht mehr sichergestellt ist, dass der CLK gleichzeiti an allen FlipFlops des FPGA ankommt, wie das bei den Taktnetzwerken (nahezu) so ist. Xilinx empfiehlt daher für das Ausgeben eines Taktes ein DDR-Ausgangsflipflop. Einfach mit den auszugebenden Takt takten und die beiden Eingänge entsprechend der gewünschten Polarität des Taktes fest auf 0 und 1 legen. Da du aber nicht schreibst, um welchen FPGA es sich handelt, kann man dazu nicht viel spezielles sagen.
Gast
#2166761
Danke Supachris! Christian R. schrieb: > Da du aber nicht schreibst, um welchen FPGA es sich handelt, kann man > dazu nicht viel spezielles sagen. Das war eigentlich eine allgemeine Verständnisfrage. Ich benutze einen Xilinx FPGA(Spartan3). Danke. Graf.
Für Xilinx gilt auf jeden Fall die Sache mit dem ODDR. Siehe User Guide. Übrigens hat der S3 keine PLL, sondern eine DLL. Das ist ein kleiner aber manchmal wichtiger Unterschied.
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