[vhdl] for generate, vektoren zuweisen..

[dunno.. (Gast)]

Guten Morgen an alle..


folgendes problem:

ich habe einen BCD Addierer, welcher 2 4 bit vektoren + carry addiert, 
und ein carry ausgibt.

dieser BCD Addierer soll nun benutzt werden, um einen N stellen BCD 
addierer zu realisieren.
der hat natürlich N*4 Bit eingänge, und soll intern als component den 
BCD Addierer verwenden, mittels einer for.. generate anweisung.

leider hab ich grad irgendwie schwierigkeiten mit der syntax, wie sage 
ich der for generate, das bei jedem i 4 bit des eingangsvektors an den 
eingang der komponente gelegt werden müssen?

dank im vorraus..

library ieee;
use ieee.std_logic_1164.all;

entity BCDAddRC is
generic (n: natural :=4);                --Wortbreite
      
   port (A, B  : in std_logic_vector (4*n-1 downto 0);  --n*4 Bit Eingangsvektoren fuer Summanden
      CIN  : in std_logic;                --1 Bit Eingang fuer Uebertrag
      S    : out std_logic_vector (4*n-1 downto 0);  --n*4 Bit Summe
      COUT  : out std_logic);                --1 Bit Ausgang fuer Uebertrag
end entity BCDAddRC;

architecture VERHALTEN of BCDAddRC is
  signal C : std_logic_vector (0 to n);    
  
  component BCDAdd is
    port (CA, CB  : in std_logic_vector (3 downto 0); --4 Bit Eingangsvektoren fuer Summanden
      CCIN  : in std_logic;                --1 Bit Eingang fuer Uebertrag
      CS    : out std_logic_vector (3 downto 0);  --4 Bit Summe
      CCOUT  : out std_logic);                --1 Bit Ausgang fuer Uebertrag
  end component BCDAdd;
  
begin
C(0) <= CIN;                          --Eingang des gesamtuebertrages
gen : for i in 0 to n-1 generate
  fm: BCDAdd port map ( A( i*4, i*4+1, i*4+2, i*4+3),
                 B( i*4, i*4+1, i*4+2, i*4+3),
                 C(i),
                 S(i*4, i*4+1, i*4+2, i*4+3),
                 C(i+1));
end generate gen;
COUT <= C(n);

end architecture VERHALTEN;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

dunno.. schrieb:
> wie sage ich der for generate, das bei jedem i 4 bit des
> eingangsvektors an den eingang der komponente gelegt werden müssen?
Ausrechnen?

-- so vielleicht:
 fm: BCDAdd port map ( A(i*4+3 downto i*4),
                       B(i*4+3 downto i*4),
                       C(i),
                       S(i*4+3 downto i*4),
                       C(i+1));
 
-- oder so:
 fm: BCDAdd port map ( CA(3) => A(i*4+3),
                       CA(2) => A(i*4+2),
                       CA(1) => A(i*4+1),
                       CA(0) => A(i*4+0),
                       CB(3) => B(i*4+3),
                       CB(2) => B(i*4+2),
                       CB(1) => B(i*4+1),
                       CB(0) => B(i*4+0),
                       CCIN  => C(i),
                       CS(3) => S(i*4+3),
                       CS(2) => S(i*4+2),
                       CS(1) => S(i*4+1),
                       CS(0) => S(i*4+0),
                       CCOUT => C(i+1));

-- ich würde es mit expliziten Zuweisungen machen:
 fm: BCDAdd port map ( CA    => A(i*4+3 downto i*4),
                       CB    => B(i*4+3 downto i*4),
                       CCIN  => C(i),
                       CS    => S(i*4+3 downto i*4),
                       CCOUT => C(i+1));

[Malte (Gast)]

Lothar Miller schrieb:
> -- ich würde es mit expliziten Zuweisungen machen:
>  fm: BCDAdd port map ( CA    => A(i*4+3 downto i*4),
>                        CB    => B(i*4+3 downto i*4),
>                        CCIN  => C(i),
>                        CS    => S(i*4+3 downto i*4),
>                        CCOUT => C(i+1));

Finde ich auch immer am schönsten, Zuweisung nach Position ist immer 
eine beliebte Fehlerquelle.

[dunno.. (Gast)]

dank an euch beide, mir war nicht bewusst, das man downto oder to da 
verwenden kann..