FPGA über I2C steuern

Sigi schrieb:
> Werte und Zustände in einem FPGA ändern aber auch auslesen können.
> Hauptsächlich sind das Werte von VARIABLEn bzw. SIGNALen.
> Ich habe aber keine Idee wie ich den FPGA und desen Inhalt
> ansprechen kann.
Was ist denn überhaupt dein Problem?
Im FPGA gibt es keine Signale und keine Variablen.
Dort gibt es nur Register und Logik...

> Also müsste ja der FPGA als Slave arbeiten und der I2C Controller der
> Master sein.
> Kann mir da jemand nen Tip geben bitte.
Du wirst einen I2C Slave ins FPGA hacken müssen, wenn du da irgendwas 
hin- und herbewegen willst...
Aber das ist vorerst noch schwieriger, als du dir vorstellen kannst. 
Welche Erfahrung hast du mit VHDL und FPGAs?

Sigi schrieb:
> Also müsste ich ja erstmal wissen wie die Hardwareadressen der Register
> sind wo die Werte gespeichert sind?
Klar weißt du das. Du selber schreibst das ja hin:
signal meinregister : std_logic_vector(7 downto 0);
Und genau das meinregister mußt du über den I2C zurücksenden, wenn 
jemand "draussen" diesen Wert wissen will, und das dann über I2C 
anfragt.

Es gibt nicht (wie z.B. in einem uC) irgendwelche "Registersätze" im 
FPGA, die über irgendwelche "Adressen" angesprochen werden.
Diese Denkweise ist grundsätzlich falsch!

Sigi schrieb:
> Also muss ich mit I2C auch diesen "Namen" ansprechen?
Du kannst da nichts "ansprechen" (schon wieder diese Pointer-Denkweise).
Du mußt das hart und explizit "verdrahten":
Wenn z.B. ein Bitmuster "00010110" als I2C-Adresse auftauchen sollte, 
dann wird meinregister an den I2C Master zurückgegeben (das ist jetzt 
meine Definition, deine wird logischerweise anders aussehen).
Und in der Hardware wird das letztlich als Multiplexer abgebildet.

Sag uns doch erst mal, wozu das gut sein soll. Meistens werden hier 
Probleme erörtert, die gar keine sind. Soll das zum Debuggen sein? Wenn 
ja, das geht sowieso überhaupt nicht mal ansatzweise so, wie beim einem 
µC. FPGAs werden durch Simulation verifiziert. Für ganz haarige Sachen 
hilft auch mal ChipScope, Problem dabei ist aber, dass der aktiv Teil 
des Systems ist und nicht einfach unabhängig vom Rest der Logik agiert.

dr.schmock schrieb:
> unten auf der genannten Seite gibt's ne
> VHDL-Implementierung runterzuladen.
Mit solchen Konstrukten:

1

-- stop condition detection

2

process (RST, SCL, SDA_IN, START)

3

begin

4

  if RST = '0' or SCL = '0' or START='1' then

5

    STOP <= '0';

6

  elsif SCL = '1' and SDA_IN = '1' and SDA_IN'event then

7

    STOP <= '1';

8

  end if;

9

end process;

Ein asynchroner kombinatorischer Reset mit nicht einsynchronisierten 
externen Signalen... :-o
Für ein CPLD lasse ich das noch mal durchgehen. Aber ich würde /sehr 
empfehlen/, dieses Design vor der Serienauslieferung auf Herz&Nieren zu 
testen!