Synplify Pro und VHDL packages

[Bjørn (Gast)]

Hallo!

Ich habe habe mir ein kleines Package mit zwei Funktionen geschrieben:

package log2 is
  function log2ceil(x : natural) return natural;
  function log2floor(x : natural) return natural;
end log2;

package body log2 is

  function log2ceil(x : natural) return natural is
  begin
    for i in 0 to 32 loop
      if 2**i > x then
        return i;
      end if;
    end loop;
    return 32;
  end function;

  function log2floor(x : natural) return natural is
  begin
    for i in 1 to 33 loop
      if 2**i > x then
        return i-1;
      end if;
    end loop;
    return 32;
  end function;

end log2;

Und diese Funktionen möchte ich in einer anderen Entity benutzen:

library ieee;
use ieee.std_logic_1164.all;
library work;
use work.log2.all;

entity blubb is
  generic (
    bits : natural);
  port (
    clk    : in  std_logic;
    reset  : in  std_logic;
    gain   : in  std_logic_vector(log2ceil(2*bits) downto 0);
    input  : in  std_logic_vector(bits-1 downto 0);
    output : out std_logic_vector(bits-1 downto 0));
end blubb;

Allerdings scheint Synplify Pro Probleme damit zu haben:

@E:CD255 : main.vhd(83) | No identifier "log2ceil" in scope
1 error parsing file C:\Documents and Settings\myself\Desktop\bla\hdl\main.vhd

Mit GHDL funktioniert das super. Wo ist das Problem und wie kann ich es 
beheben?

Ich benutze übrigens Actels Libero.

[Duke Scarring (Gast)]

Wie (und in welche Bibliothek) hast Du denn das package compiliert?

Duke

[Bjørn (Gast)]

Ich habe das Package einfach zusammen mit den anderen VHDL Dateien in 
den hdl Ordner gelegt. In Libero wird das Paket auch Design Explorer 
angezeigt.

[Duke Scarring (Gast)]

Ich hab von Libero keine Ahnung. Aber bei GHDL, Modelsim und anderen 
Simulatoren muß die Reihenfolge beim Compilieren eingehalten werden, 
damit alles gefunden wird.

Kannst Du Dein package ggf. einzeln übersetzen?

Duke

[SuperWilly (Gast)]

Hast du mal eine Architecture beschrieben ?

[Bjørn (Gast)]

> Kannst Du Dein package ggf. einzeln übersetzen?

Danach habe ich auch schon gesucht, aber leider ohne Erfolg.

> Hast du mal eine Architecture beschrieben ?

Ein

architecture behav of blubb is

-- ...

begin

-- ...

end behav

ist in der main.vhd natürlich mit drin. Die wollte ich der Einfachheit 
halber nur nicht mit posten.

[SuperWilly (Gast)]

Ist die Architecture leer ?


Mach mal folgendes, falls sie leer ist:


begin
output <= input;

[Bjørn (Gast)]

Nope, sie ist nicht leer. In ihr stecken einige Wochen Arbeit, die 
langsam mal auf realer Hardware getestet werden will. ;)

Ich überlege, ob ich die beiden Funktionen nicht einfach mit in die VHDL 
Dateien schreibe, in denen sie gebraucht werden, da das mit den Packages 
unter Libero/Synplify ja irgendwie nicht klappt. Es sei denn jemand hat 
da noch eine andere Idee, woran das liegen könnte?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bjørn schrieb:
> da das mit den Packages unter Libero/Synplify ja irgendwie nicht klappt.
Mit Xilinx/Diamond/Synplify und Xilinx/ISE geht das problemlos...