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Längengleichheit beim Adress- und Datenbus
Gast
#2190772
Moin, gibt es einen schlauen Merksatz, was die Längengleichheit beim Adress- und Datenbus angeht? Versuche mich grad mit den Cortex-M3 Prozessoren von Atmel, falls diese Angabe für eure Überlegungen wichtig ist. Ich möcht gern einen ganz normalen externen RAM an diesen Prozessor anschließen. Gruß Uli
Gast
#2190786
Was ist Längengleichheit ?
Gast
#2190816
Wenn sie längengleich sind, wozu brauchst Du dann noch einen Merksatz?
Gast
#2190874
Bruce Forte schrieb: > Wenn sie längengleich sind, wozu brauchst Du dann noch einen Merksatz? hab ich ja nicht geschrieben: um wieviel dürfen sich die einzlnen Längen der D[0-7], A[0...], NRD, NWE, CS unterscheiden?
Gast
#2190904
Hä? Ganz böse Vermutung: Ich fürchte, Du meinst, dass der Datenbus genauso breit ist wie der Adressbus? - Da besteht absolut kein Zusammenhang, das ist was völlig Anderes.
Gast
#2190905
>Ich fürchte, Du meinst, dass der Datenbus genauso >breit ist wie der Adressbus? Er meint die Länge der Leitungen. Es gibt Architekturen, bei denen ein Zusammenhang besteht, und welche, bei denen es nicht so ist.
Gast
#2191030
>gibt es einen schlauen Merksatz, was die Längengleichheit beim Adress- >und Datenbus angeht? Die längste Leitung (Data- oder Adr- Leitung ) bestimmt die Geschwindigkeit. (bei asy.SRAM-Bus) @ Uli (Gast) >hab ich ja nicht geschrieben: um wieviel dürfen sich die einzlnen Längen >der D[0-7], A[0...], NRD, NWE, CS unterscheiden? Für einen popeligen SRAM am Cortex & Co ist das ziemlich egal, da sind selbst 100mm kein wirkliches Thema, und das wären ca. 0,5 ns Laufzeit. Bei SDRAM mit 100 MHz geht es dann langsam los, dort versucht man sich so auf 20mm und weniger einzuschiessen, real verträgt der auch mehr. Bei DDR-RAM ist laut JEDEC Empfehlung ca. 2mm Differenz anzustreben, aber auch hier ist das SEHR konservativ angesetzt, 10 mm und mehr sind da drin. MfG Falk
Gast
#2191075
5ns/m sind es aber nicht, wenn mehrere Bausteine angeschlossen sind. Dann kann es bis zu 20ns/m und mehr sein. Evtl muss man noch das doppelte dieser Laufzeit nehmen, je nach Abschluss.
Gast
#2191172
Uli schrieb: > Bruce Forte schrieb: >> Wenn sie längengleich sind, wozu brauchst Du dann noch einen Merksatz? > > hab ich ja nicht geschrieben Wie bitte? Darf ich Dich an Deine Eingangsfrage erinnern: Uli schrieb: > Moin, > > gibt es einen schlauen Merksatz, was die Längengleichheit beim Adress- > und Datenbus angeht?
Gast
#2191450
vielen Dank für eure Antworten - haben mir sehr geholfen. Ich werd auf jeden Fall eine zweilagige Platine verwenden. Wenn sich beispielsweise ein paar dieser Leiterbahnen überkreuzen (Top und Bottom Layer), muss ich dann einige Vias außenherum spendieren, damit der Rückstrom möglichst unterhalb der jeweiligen Leiterbahn geführt werden kann? Oder ist das hier ebenfalls noch nicht so wichtig?
Gast
#2192956
Uli schrieb: > muss ich dann einige Vias außenherum spendieren, damit der > Rückstrom möglichst unterhalb der jeweiligen Leiterbahn geführt werden > kann? Hallo, du verwechselst da was mit echten Hispeed-Multilayern. Wenn du keine GND und VCC Flächenlagen hast, wo soll da überhaupt ein Rückstrom fliessen? Und dass du 2lagig eine GND-Fläche UND einen Prozessor unterbringst ist vollkommen unwahrscheinlich. Zunächst mal fehlen dir auch ganz offensichtlich wesentliche Grundlagen zur HS/HF-Technik. Ich würde es nicht wagen, einen Cortex 2lagig aufzubauen. Gruss Reinhard PS zur Frage: bei 2lagig ist Längengleichheit etwa so sinnvoll wie ein Moped mit Kohlefaserbremsen. Antwort schreiben |
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