Längengleichheit beim Adress- und Datenbus

[Uli (Gast)]

Moin,

gibt es einen schlauen Merksatz, was die Längengleichheit beim Adress- 
und Datenbus angeht? Versuche mich grad mit den Cortex-M3 Prozessoren 
von Atmel, falls diese Angabe für eure Überlegungen wichtig ist. Ich 
möcht gern einen ganz normalen externen RAM an diesen Prozessor 
anschließen.

Gruß
Uli

[Uwe (Gast)]

Was ist Längengleichheit ?

[Bruce Forte (Gast)]

Wenn sie längengleich sind, wozu brauchst Du dann noch einen Merksatz?

[Uli (Gast)]

Bruce Forte schrieb:
> Wenn sie längengleich sind, wozu brauchst Du dann noch einen Merksatz?

hab ich ja nicht geschrieben: um wieviel dürfen sich die einzlnen Längen 
der D[0-7], A[0...], NRD, NWE, CS unterscheiden?

[Patrick (Gast)]

Hä?

Ganz böse Vermutung: Ich fürchte, Du meinst, dass der Datenbus genauso 
breit ist wie der Adressbus? - Da besteht absolut kein Zusammenhang, das 
ist was völlig Anderes.

[holger (Gast)]

>Ich fürchte, Du meinst, dass der Datenbus genauso
>breit ist wie der Adressbus?

Er meint die Länge der Leitungen.

[(prx) A. K. (prx)]

Es gibt Architekturen, bei denen ein Zusammenhang besteht, und welche, 
bei denen es nicht so ist.

[MCUA (Gast)]

>gibt es einen schlauen Merksatz, was die Längengleichheit beim Adress-
>und Datenbus angeht?
Die längste Leitung (Data- oder Adr- Leitung ) bestimmt die 
Geschwindigkeit. (bei asy.SRAM-Bus)

[Falk B. (falk)]

@  Uli (Gast)

>hab ich ja nicht geschrieben: um wieviel dürfen sich die einzlnen Längen
>der D[0-7], A[0...], NRD, NWE, CS unterscheiden?

Für einen popeligen SRAM am Cortex & Co ist das ziemlich egal, da sind 
selbst 100mm kein wirkliches Thema, und das wären ca. 0,5 ns Laufzeit.

Bei SDRAM mit 100 MHz geht es dann langsam los, dort versucht man sich 
so auf 20mm und weniger einzuschiessen, real verträgt der auch mehr. Bei 
DDR-RAM ist laut JEDEC Empfehlung ca. 2mm Differenz anzustreben, aber 
auch hier ist das SEHR konservativ angesetzt, 10 mm und mehr sind da 
drin.

MfG
Falk

[MCUA (Gast)]

5ns/m sind es aber nicht, wenn mehrere Bausteine angeschlossen sind. 
Dann kann es  bis zu 20ns/m und mehr sein. Evtl muss man noch das 
doppelte dieser Laufzeit nehmen, je nach Abschluss.

[Bruse Forte (Gast)]

Uli schrieb:
> Bruce Forte schrieb:
>> Wenn sie längengleich sind, wozu brauchst Du dann noch einen Merksatz?
>
> hab ich ja nicht geschrieben

Wie bitte? Darf ich Dich an Deine Eingangsfrage erinnern:

Uli schrieb:
> Moin,
>
> gibt es einen schlauen Merksatz, was die Längengleichheit beim Adress-
> und Datenbus angeht?

[Uli (Gast)]

vielen Dank für eure Antworten - haben mir sehr geholfen.

Ich werd auf jeden Fall eine zweilagige Platine verwenden. Wenn sich 
beispielsweise ein paar dieser Leiterbahnen überkreuzen (Top und Bottom 
Layer), muss ich dann einige Vias außenherum spendieren, damit der 
Rückstrom möglichst unterhalb der jeweiligen Leiterbahn geführt werden 
kann? Oder ist das hier ebenfalls noch nicht so wichtig?

[Reinhard Kern (Gast)]

Uli schrieb:
> muss ich dann einige Vias außenherum spendieren, damit der
> Rückstrom möglichst unterhalb der jeweiligen Leiterbahn geführt werden
> kann?

Hallo,

du verwechselst da was mit echten Hispeed-Multilayern. Wenn du keine GND 
und VCC Flächenlagen hast, wo soll da überhaupt ein Rückstrom fliessen? 
Und dass du 2lagig eine GND-Fläche UND einen Prozessor unterbringst ist 
vollkommen unwahrscheinlich. Zunächst mal fehlen dir auch ganz 
offensichtlich wesentliche Grundlagen zur HS/HF-Technik.

Ich würde es nicht wagen, einen Cortex 2lagig aufzubauen.

Gruss Reinhard

PS zur Frage: bei 2lagig ist Längengleichheit etwa so sinnvoll wie ein 
Moped mit Kohlefaserbremsen.