Gast
#2194821
Hallo, ich bin gerade an der Umsetzung eines Dezimationsfilters zur Auswertung des Bitstromes eines Delta-Sigma-Modulators. Die Grundstruktur entspricht diesem: http://de.wikipedia.org/wiki/Cascaded-Integrator-Comb-Filter Ich möchte das Filter in einem FPG parametrisierbar realisiern, mit den folgenden Randbedingungen: Das Filter besteht aus jeweils k Integrator- und Differenziererstufen. Der Bitstrom des Modulators ist 1 Bit breit, die Dezimationsrate sei N. Nun sind die Integrator-Stufen mit dem Modulator-Takt f_mod, die Differenziererstufen mit f_mod / N getaktet. Für die Breite der Register in den einzelnen Taps muss ich deshalb log2(N)*k Bit Breite ansetzen (um während N Integrationsvorgängen noch keinen Überlauf zu erzeugen). Was mir nun aber nicht ganz klar ist: Woraus ergibt sich die Breite des Ausgangssignales? Aus einem Code-Beispiel wurden bei einer Registerbreite von 24 Bit die oberen 16 Bit als Ausgangssignal verwendet. Gibt es hier einen mathematischen Zusammenhang (definiert über k und N), oder ist die Breite des Ausgangssignales mehr oder weniger beliebig? Peter