Seriel zu 64 parallel FIFO

Benne Gast #2204759
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Hallo,

ich habe mir gerade das Datenblatt von Xilinx angeschaut, werde daraus 
aber nicht ganz schlau, deshalb wende ich mich mal an euch Profis.

Ich wuerde gerne ein FIFO realisieren das einen seriellen Eingang (bei 
einer clock Frequenz f1) hat und einen 64 Bit (parallelen) Ausgangsbus 
(bei clock Frequenz f2 > f1) hat.

Das FIFO soll also bei einer langsamen Frequenz seriell gefuellt werden 
und wenn es dann voll ist parallel ueber 64 Leitungen bei einer 
schnelleren Frequenz ausgelesen werden. Kann man so etwas machen? Oder 
kann soetwas ("1 zu 64" FIFO) nicht syntethisiert werden?

Vielen Dank jetzt schon fuer eure Antworten.

Benne
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2204816
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Benne schrieb:
> Kann man so etwas machen?
Klar. Das Kind hat schon einen Namen und nennt sich SPI...

> Oder kann soetwas ("1 zu 64" FIFO) nicht syntethisiert werden?
Du brauchst nur ausreichend viele Pins...

Mit einem ausreichend großen CPLD nimmst du einfach das da:
http://www.lothar-miller.de/s9y/categories/26-SPI-Slave
Und schreibst in den Generic die Zahl 64 rein.
Du kannst dann sogar noch die Senderichtung rausbasteln... ;-)
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