Hallo, ich habe mir gerade das Datenblatt von Xilinx angeschaut, werde daraus aber nicht ganz schlau, deshalb wende ich mich mal an euch Profis. Ich wuerde gerne ein FIFO realisieren das einen seriellen Eingang (bei einer clock Frequenz f1) hat und einen 64 Bit (parallelen) Ausgangsbus (bei clock Frequenz f2 > f1) hat. Das FIFO soll also bei einer langsamen Frequenz seriell gefuellt werden und wenn es dann voll ist parallel ueber 64 Leitungen bei einer schnelleren Frequenz ausgelesen werden. Kann man so etwas machen? Oder kann soetwas ("1 zu 64" FIFO) nicht syntethisiert werden? Vielen Dank jetzt schon fuer eure Antworten. Benne
Benne schrieb: > Kann man so etwas machen? Klar. Das Kind hat schon einen Namen und nennt sich SPI... > Oder kann soetwas ("1 zu 64" FIFO) nicht syntethisiert werden? Du brauchst nur ausreichend viele Pins... Mit einem ausreichend großen CPLD nimmst du einfach das da: http://www.lothar-miller.de/s9y/categories/26-SPI-Slave Und schreibst in den Generic die Zahl 64 rein. Du kannst dann sogar noch die Senderichtung rausbasteln... ;-)
>nennt sich SPI...
naja, also erstmal ist das ein normales Schieberegister :-)
Oli schrieb: >> SPI... > naja, also erstmal ist das ein normales Schieberegister :-) Richtig: SPI ist nichts anderes als gekoppelte Schieberegister... ;-) http://www.lothar-miller.de/s9y/categories/17-SPI Wenn man das verstanden hat, dann lösen sich einige gordische Knoten...
Man kann das direkt als BRAM instanziieren mit asymmetrischen Ports. Xilinx kann hier bis zu 1024 bit parallel eingeben und ausgeben. Damit wären 1024 Bits über 1024xN Adressen schreibend selektierbar und mit einem einzigen flash 1xN auslesbar.
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