Aufgabe: VHDL-Code zu einer RTL-Schematic erstellen

[Patrick R. (uxle_g)]

Hallo
Ich benötige Hilfe bei einer Aufgabe die darin besteht aus einer
RTL-Schematic (siehe Anhang) einen VHDL-Code zu erstellen. Also meine 
Frage wie sieht dieser VHDL-Code aus?

Gruss Patrick

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Patrick Rehm schrieb:
> Ich benötige Hilfe bei einer Aufgabe die darin besteht aus einer
> RTL-Schematic (siehe Anhang) einen VHDL-Code zu erstellen.
Hausaufgaben nicht gemacht?

> Also meine Frage wie sieht dieser VHDL-Code aus?
Sind das synchrone oder ein asynchrone Set- und Reset-Eingänge?
Und was ist das für ein Symbol dort am Enable-Anschluss?

Asynchron und mit Dauer-Enable wäre das eine Lösung:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity ff is
   port ( a,b,c : in std_logic;
          q : out std_logic);
end ff;

architecture behave of ff is
begin
   q <= '1' when a='1' else b when rising_edge(c);
end behave;

Allerdings wird dein Lehrer davon nicht begeistert sein (obwohl das 
Richtige herauskommt). Denn diese Schreibweise steht nicht in seinem 
Lehrbuch...  :-o

[eugler (Gast)]

Lothar Miller schrieb:
> Allerdings wird dein Lehrer davon nicht begeistert sein (obwohl das
> Richtige herauskommt). Denn diese Schreibweise steht nicht in seinem
> Lehrbuch...  :-o

LoL

[Patrick R. (uxle_g)]

Danke schon mal für die Antwort. Ob die Set- und Reset-Eingänge synchron 
oder asynchron sind weiss ich nicht und das Signal am Enable scheint mir 
auf power gelegt zu sein. Ich kann leider nichts genaueres sagen da ich 
nur diese RTL-Schematic gegeben habe und sonst nichts.

[berndl k. (bernd_l)]

also nach dem was du da schreibst wuerde ich folgendermassen antworten:

--
-- Meine Hausaufgabe
-- Erwin Mustermann
-- 2011/06/05
--
--
--       VHDL zu einer RTL schematic erstellen
--

library ieee;
use ieee.std_logic_1164.all;
--use ieee.numeric_std.all;      -- Brauchen wir hier nicht, wir tun ja eh' nix...

entity beschaltung_rosa_kasten is
    port ( a : in std_logic;
           b : in std_logic;
           c : in std_logic;
           immer_hi : std_logic;
           immer_lo : std_logic;
           y : out std_logic
          );
end beschaltung_rosa_kasten;

architecture beschreibung of beschaltung_rosa_kasten is

begin

   rosa_kasten : rosa_kasten_beschreibung
   port map (
      s => a,
      d => b,
      ce => immer_hi,
      takt => c,
      r => immer_lo,
      q => y
   );

end beschreibung;

Mehr ist da nicht ersichtlich, es sei denn du verschweigst uns was...

[Patrick R. (uxle_g)]

Bei diesem Code kommt der Fehler: Use of undeclared identifier 
'rosa_kasten_beschreibung'. Sorry für die wahrscheinlich dumme Frage 
aber ich hab von dem Programm nicht so viel Ahnung, was muss ich jetz 
ändern damit dieser Fehler verschwindet? Ich verschweige nichts, habe 
wie gesagt nur dieses Bild und soll dazu den VHDL_Code erstellen keine 
Angaben zu den Eingängen oder sonst was.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Und worin besteht Dein eigener Anteil bei der Lösung dieser Hausaufgabe?

Wenn Du nicht bereit oder in der Lage bist, selbst herumzuprobieren oder 
mittels Studium der entsprechenden Literatur systematisch an die Sache 
heranzugehen, solltest Du das Fach wechseln. Ernsthaft.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Patrick Rehm schrieb:
> Bei diesem Code kommt der Fehler: Use of undeclared identifier
> 'rosa_kasten_beschreibung'. Sorry für die wahrscheinlich dumme Frage
> aber ich hab von dem Programm nicht so viel Ahnung, was muss ich jetz
> ändern damit dieser Fehler verschwindet?
Du mußt eine Komponente beschreiben, die die Funktion des rosa Kastens 
beinhaltet. Aber das musst du sowieso...

Drehen wir den Spieß doch einfach mal rum:
Ganz ohne alles wirst du die Aufgabe nicht bekommen haben, du hast also 
schon wenigstens ein Grundwissen zu VHDL. Und jetzt zeig doch DU erst 
mal, was DU da machen würdest, und was nicht funktioniert. Und: es ist 
wirklich so einfach, wie ich es oben beschrieben habe.

Alternativ könnte man mit synchronem Set so schreiben:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity ff is
   port ( a,b,c : in std_logic;
          q : out std_logic);
end ff;

architecture behave of ff is
begin
   process begin
      wait until rising_edge(c);
      q <= b;
      q <= '1' when a='1';
end behave;

Patrick Rehm schrieb:
> aus einer RTL-Schematic (siehe Anhang) einen VHDL-Code zu erstellen.
> Also meine Frage wie sieht dieser VHDL-Code aus?
Du kannst die Aufgabe nicht lösen, wenn du nicht weißt, ob das ein 
synchroner oder asynchroner Set-Einange ist! Ich meine, das bereits 
erwähnt zu haben...  :-/
Kurz: welche FPGA-Architektur ist das?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lothar Miller schrieb:
> q <= '1' when a='1';
> end behave;
Kleiner Nachtrag, der eingebaute Syntax-Check hat nicht funktioniert, da 
fehlt was:

   :
   :
      q <= '1' when a='1';
   end process;
end behave;

Natürlich ginge das auch so:

   process begin
      wait until rising_edge(c);
      if a='1' then 
         q <= '1' 
      else
         q <= b;
      end if;
   end process;

Oder so:

   process (c) begin
      if rising_edge(c) then
         if a='1' then 
            q <= '1' 
         else
            q <= b;
         end if;
      end if;
   end process;

Aber ich denke, dein Lehrer will das hier sehen:

   process (c,a) begin
      if a='1' then
         q <= '1' 
      elsif rising_edge(c) then
         q <= b;
      end if;
   end process;

[Uwe (Gast)]

Man muß solche Symbole lesen können. Kein Tabellenbuch oder so ?
Normalerweise sind die Eingänge oben und unten Asynchrone Set und Reset 
um ein Preset oder Reset nach dem Anschalten zu ermöglichen.
Das heißt es ist ein Flip Flop das Asynchron mit logisch 1 an Eingang A 
gesetzt werden kann und Synchron mit logisch 1 an Eingang B. Es kann nur 
durch eine logische 0 an  B und eine positive Flanke an C zurückgesetz 
werden.

A  B  C  Q
0  0  0  Qn-1
1  0  0  1
0  1  0  Qn-1
1  1  0  Qn-1

0  0  1  Qn-1
1  0  1  1
0  1  1  Qn-1
1  1  1  Qn-1

0  1  PF 1
0  0  PF 0
0  1  NF Qn-1
0  0  NF Qn-1

1  1  PF 1
1  0  PF 1
1  1  NF 1
1  0  NF 1


*PF = Positive Flanke
 NF = Negative Flanke

Aber den VHDL code lass ich dir

[Joe (Gast)]

architecture behave of ff is
begin
   process begin
      wait until rising_edge(c);
      q <= b;
      q <= '1' when a='1';
   end process;
end behave;

Aus welchem Horror-Film ist denn diese Beschreibung entsprungen ?


Joe

[Joe (Gast)]

... abgesehen davon lässt es sich mit SynplifyPro nicht kompilieren.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Joe schrieb:
> ... abgesehen davon lässt es sich mit SynplifyPro nicht kompilieren.
Hast du eine alte Version?
Welchen Fehler bekommst du?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ok, blöd gelaufen... :-/
Im jugendlichen Eifer eine Concurrent-Beschreibung in den Prozess 
reingebracht...
Aber so geht das:

   process begin
      wait until rising_edge(c);
      q <= b;
      if a='1' then  q <= '1'; end if;
   end process;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hier noch die RTL-Schematic aus Xilinx XST zum obigen Code...