Xilinx - Timing Probleme

[Dimi S. (ilovespeccy)]

Hallo Kommunity,

ich habe Timing-Probleme (oder Verständnissprobleme :) ) in
meinem Design. Es ist mit 25MHz getaktet. Jede 8 CLK-Takte
wird einen Clock-Enable-Signal erzeugt. Und es klappt.
ISE meldet keine Zeitverletzungen.

aber,

Ich habe meinen Design geändert und jetzt läuft es mit 50MHz
getaktet und Clock-Enable wird jede 16 Takte erzeugt.
Jetzt spuckt mir ISE Timing-Warnungen.

Warum ist das so? Mein Design läuft in beiden Fällen mit
3.125MHz, nur CLK ist schneller und Clock-Enable entsprechend
langsamer.

MfG

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dimi S. schrieb:
> Jetzt spuckt mir ISE Timing-Warnungen.
Welche?

> Warum ist das so? Mein Design läuft in beiden Fällen mit 3.125MHz
Hast du die Constraints so gesetzt, dass die Tools da wissen?
Das Stichwort für dich heißt "Multi-Cycle-Constraint"

[Dimi S. (ilovespeccy)]

ISE meldet folgendes:

 ================================================================================ 
 Timing constraint: TS_clk50 = PERIOD TIMEGRP "clk50" 20 ns HIGH 50%; 
  4042390 paths analyzed, 1484 endpoints analyzed, 14 failing endpoints 
  14 timing errors detected. (14 setup errors, 0 hold errors, 0 component switching limit errors) 
  Minimum period is  20.952ns. 
 --------------------------------------------------------------------------------

Ich habe hier im Forum mehrere Threads zum Thema "Timing Constraints"
gelesen und folgendes gerade ausprobiert... Ich habe "FFS" to "FFS"
auf 50ns gesetzt (in meinem Fall habe ich genug Zeit, da FFs nur mit
3.125MHz schalten). Jetzt sind die Warnungen weg!

Ob ich es richtig verstanden habe und ob es die richtige Lösung ist
weiss ich nicht.

MfG

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dimi S. schrieb:
> Ich habe "FFS" to "FFS" auf 50ns gesetzt
50ns sind eigentlich noch viel zu anspruchsvoll...

> (in meinem Fall habe ich genug Zeit, da FFs nur mit 3.125MHz schalten).
Richtig wären da eher 16*20ns. Und diesen Faktor 16 gibst du über den 
Multi-Cycle-Constraint an...

> Jetzt sind die Warnungen weg!
Na bitte.

[Dimi S. (ilovespeccy)]

Vielen vielen Dank!
Jetzt wird mir einiges klar!!!

Noch einen Beispiel, un es richtig zu begreifen:

wenn ich in meinem Design eine FSM habe, die mit 100MHz läuft,
und z.B. 2 module: eine mit ClockEnable 100MHz/8 und andere mit 
100MHz/4.
Meine .ucf soll so aussehen:

NET “CLK” TNM_NET = “CLK”;
TIMESPEC “TS_CLK” = PERIOD “CLK” 10 ns HIGH 50%;

NET “CLK_EN1” TNM_NET = FFS “GROUP1”;
TIMESPEC TS_GRP1 = FROM “GROUP1” TO “GROUP1” TS_CLK*8;

NET “CLK_EN2” TNM_NET = FFS “GROUP2”;
TIMESPEC TS_GRP2 = FROM “GROUP2” TO “GROUP2” TS_CLK*4;

Ist es richtig??

MfG

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dimi S. schrieb:
> Ist es richtig??
Die Idee passt. Ob die Syntax stimmt, sagt dir die Toolchain... ;-)