Eigene Auflösungsfunktion für Tri-state

[Stev (Gast)]

Ich würde gerne eine Auflösungsfunktion schreiben.
Dazu habe ich einen eigenen Sub-Datentyp tribus_r.
Er soll mir bei einem Eingang 'Z' eine schwache 1, also quasi Pull-up 
verhalten geben. Ansonsten soll der Eingang auf den Ausgang 
weitergegeben werden.
Ich wollte mir dazu ein Package machen.
Leider funktioniert das so nicht.
Folgende Fehlermeldung bekomme ich:

"Error: K:/resolve.vhd(9): Type ieee.std_logic_1164.STD_ULOGIC of formal 
"bus_signal" for resolution function "aufloesen" is not an array type."

Kann mir jemand zeigen wie es Funktioniert?

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

PACKAGE resolve IS

  FUNCTION aufloesen(bus_signal : STD_ULOGIC) RETURN STD_ULOGIC;
  SUBTYPE tribus_r IS aufloesen STD_ULOGIC;

END resolve;


PACKAGE BODY resolve IS

  FUNCTION aufloesen(bus_signal : STD_ULOGIC) RETURN STD_ULOGIC IS
    BEGIN
      IF bus_signal = 'Z' THEN RETURN 'H';
      ELSE RETURN bus_signal;
      END IF;
  END aufloesen;

END resolve;

[Klaus (Gast)]

Stev schrieb:
> "Error: K:/resolve.vhd(9): Type ieee.std_logic_1164.STD_ULOGIC of formal
> "bus_signal" for resolution function "aufloesen" is not an array type."


Eine Auflösungsfunktion ist ja dazu da, den resultierenden Signalwert zu 
bestimmen, wenn es mehrere Quellen für ein Signal gibt. Also muss der 
Funktion die Werte jeder Quelle übergeben werden, damit sie daraus den 
richtigen Wert für das Signal bestimmen kann. Die einzelnen Werte der 
Signaltreiber werden als Vektor übergeben. Du musst also aus bus_signal 
einen vector machen. Und in der Funktion dann die einzelnen Werte dieses 
Vektors durchgehen.

[Johannes (Gast)]

Ah, danke für den Tip.

Zur vollständigkeit und für alle die danach Suchen hier mal meine 
Funktionierende Lösung.

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;


PACKAGE resolve IS

FUNCTION aufloesen(bus_signal : STD_ULOGIC_VECTOR) RETURN STD_ULOGIC;
SUBTYPE tribus_r IS aufloesen STD_ULOGIC;

END resolve;

PACKAGE BODY resolve IS
 
   FUNCTION aufloesen(bus_signal : STD_ULOGIC_VECTOR) RETURN STD_ULOGIC IS
     BEGIN
      FOR i IN bus_signal'RANGE LOOP
        IF bus_signal(i) = 'Z' THEN RETURN 'H';
        ELSE RETURN bus_signal(i);
        END IF;
      END LOOP;
   END aufloesen;

END resolve;

[Uwe (Gast)]

>Er soll mir bei einem Eingang 'Z' eine schwache 1, also quasi Pull-up
>verhalten geben. Ansonsten soll der Eingang auf den Ausgang
>weitergegeben werden.

Der Eingang kann kein 'Z' erkennen. Dafür müßte er den Widerstand 
messen.
Der kann nur '0' und '1'. Tristates können 'Z' als zusätzlichen 
Ausgangszustand und damit als OpenCollector oder Eingang agieren. Ein 
'Z' einzulesen ist nicht möglich. Er wäre entweder '0' oder '1' je 
nachdem was sonst noch an dem PIN dran ist. Auch ein 'X' kann man nicht 
einlesen ein Eingang ist entweder '0' oder '1' und nichts anderes 
(zumindest in der Digitaltechnik). Ein 'X' als Ausgang ist übrigens auch 
nur '0' oder '1' (oder 'Z' falls er ein Tristate ist und dann ist er 
auch wieder '0' oder '1' je nach was sonst noch dran ist)

[Johannes (Gast)]

Uwe schrieb:
> Der Eingang kann kein 'Z' erkennen. Dafür müßte er den Widerstand
> messen.

Es geht hier nicht um ein FPGA sondern rein um VHDL und da geht das sehr 
wohl.

[Johannes (Gast)]

Der Autor (Stev) bin übrigens ich. Der war vorhin bloß noch von einem 
anderen Nutzer des PCs eingetragen und ich hatte das übersehen

Stev = Johannes

[Uwe (Gast)]

Nur aus neugier wozu braucht man "sowas" ? Läßt sich das Synthetisieren 
?
Rein theoretisch könnte man die Funktion von soetwas schon machen.
Wenn ich z.B. ein Bussystem (parallel) habe auf das mehrere Teilnehmer 
zugreifen und ich würde die einzelnen Enables der Tristates der 
einzelnen Datenpins der Teilnehmer verknüpfen und wenn alle Tristates 
dieses Datenbits Nicht Enabled sind dann gebe ich auf einem Ausgang 
eines Open Collector IOB ein High (auf dem entsprechenden Bit) aus. Aber 
wozu als trafic Anzeige für einzelne Busleitungen.

[Johannes (Gast)]

Nein das ist nicht Synthetisierbar, aber das muss es ja auch nicht.
VHDL ist ja nicht nur für Synthese.
Für Testbenches ist sowas zu gebrauchen, denn damit kann man 
"Hardwareverbindungen" zwischen einzelnen Modulen darstellen, oder was 
einem noch so einfällt.

Hätte man zwar auch einacher lösen können, aber für mich als Student war 
das glecihzeitig eine gute Fingerübung ;-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Johannes schrieb:
> Es geht hier nicht um ein FPGA sondern rein um VHDL und da geht das sehr
> wohl.
LOL. Hört sich ein wenig nach abstraker Betrachtungsweise an...

Dann machs doch einfach so, dass du STD_LOGIC verwendest und immmer 'H' 
auf alle Busleitungen treibst. Hier mal ein Beispiel:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Bustreiber is
    Port ( Din  : in  STD_LOGIC;
           Dout : out STD_LOGIC);
end Bustreiber;

architecture Behavioral of Bustreiber is
begin
   Dout <= 'H'; -- Default
   Dout <= Din; -- Din auflösen
end Behavioral;

Damit wird ein Bus, auf den gleichzeitig 'Z' getrieben wird, automatisch 
auf 'H' gesetzt. Dazu diese Testbench:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY tb_BT_vhd IS
END tb_BT_vhd;

ARCHITECTURE behavior OF tb_BT_vhd IS 
   COMPONENT Bustreiber
   PORT( Din : IN std_logic;          
         Dout : OUT std_logic);
   END COMPONENT;
   SIGNAL Din :  std_logic := '0';
   SIGNAL Dout :  std_logic;
BEGIN
   uut: Bustreiber PORT MAP(
    Din => Din,
    Dout => Dout
   );

   tb : PROCESS
   BEGIN
      for i in 0 to 8 loop
         Din <= std_logic'val(i);
         wait for 10 ns;
      end loop;
   END PROCESS;

Gibt die Waveform aus dem Anhang. Die Zustände von Din im Screenshot 
sind: U X 0 1 Z W L H -
Und man sieht schön, dass da dann bei Z ein H draus wird. Denn bei 
deiner Auflösungsfunktion gibt es zumindest bei den schwachen W und L 
dann eklatante Definitionsprobleme...

[Johannes (Gast)]

Lothar Miller schrieb:
> LOL. Hört sich ein wenig nach abstraker Betrachtungsweise an...

Das hat nichts mit "abstrakter Betrachtungsweise" zu tun, sondern eher 
damit das VHDL viel mehr ist als FPGA-Designs zu entwickeln.
Ich studiere E-Technik und wir lernen dort den Entwurf, die Simulation, 
Verifikation und Synthese von Integrierten Schaltungen mittels VHDL. 
Stichwort ASIC / Semi Custom Design.
Da war bis jetzt übrigens noch kein FPGA im spiel :D

>Dann machs doch einfach so, dass du STD_LOGIC verwendest und immmer 'H'
>auf alle Busleitungen treibst. Hier mal ein Beispiel:

Das wollte ich ja eben NICHT, sondern ich wollte einen Datentyp mit 
eigener Auflösungsfunktion. Wie es funktioniert habe ich ja bereits 
rausgefunden und oben gepostet.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Johannes schrieb:
> Das wollte ich ja eben NICHT, sondern ich wollte einen Datentyp mit
> eigener Auflösungsfunktion. Wie es funktioniert habe ich ja bereits
> rausgefunden und oben gepostet.
Nein. Das ist keine Auflösungsfunktion. Insbesondere deshalb, weil deine 
Auflösungsfunktion mit einem 'L' nicht mehr funktioniert. Und das ist 
noch keine sehr abwegige Aufgabe...

> einen Datentyp mit eigener Auflösungsfunktion.
Eine richtige Auflösung sieht z.B. bei STD_LOGIC ganz anders aus. Da 
sind die Operatoren überladen, damit man z.B. einfach
 Z <= A;
 Z <= not B;
schreiben kann, und das dann automatisch aufgelöst wird, und nicht 
erst mit dem expliziten Aufruf einer Funktion.

Und das hat rein gar nichts mit einer praktischen Umsetzung auf FPGAs zu 
tun, wie du selbst ja auch anmerkst:
Johannes schrieb:
> Das hat nichts mit "abstrakter Betrachtungsweise" zu tun, sondern eher
> damit das VHDL viel mehr ist als FPGA-Designs zu entwickeln.
Ich hatte den Begriff FPGA übrigens überhaupt nicht verwendet... :-/

> Ich studiere E-Technik und wir lernen dort den Entwurf, die Simulation,
> Verifikation und Synthese von Integrierten Schaltungen mittels VHDL.
Das habe ich und meine Kommilitonen vor geraumer Zeit auch schon getan. 
Und keiner davon hat je ein ASIC gebastelt. Aber einige machen mit FPGAs 
rum....

[Johannes (Gast)]

Lothar Miller schrieb:
> und nicht
> erst mit dem expliziten Aufruf einer Funktion.

Ich muss diese Funktion auch nicht explizit aufrufen.
Ich binde das Package ein, deklariere meinen Ausgang bus_out als 
tribus_r, meinen Eingang bus_in als STD_ULOGIC.

Wenn ich nun eine Zuweisung

bus_out <= bus_in;

mache und in meinem Stimuli die Werte von bus_in ändere bekomme ich zum 
Beispiel folgendes Verhalten:

bus_in | bus_out
----------------
   0   |   0
   1   |   1
   Z   |   H
   L   |   L
   H   |   H
   U   |   U

>Das habe ich und meine Kommilitonen vor geraumer Zeit auch schon getan.
>Und keiner davon hat je ein ASIC gebastelt. Aber einige machen mit FPGAs
>rum...

1. Lege ich nicht den Vorlesungsstoff fest, sonder der Professor und der 
hält das nunmal für Relevant

2. Mittlerweile hat sich das wohl geändert, weil vorallem viele der 
Masterarbeiten bei uns mit ASICs zu tun haben.