Hallo Leute!
Ich hab ein einfaches VHDL Progrämmchen geschrieben, ein Inverter, und
dazu eine Testbench. So, Modelsim will aber nicht so richtig .... Also
hier mal mein Code:
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 | use ieee.numeric_std.all;
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4 | use work.all;
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5 |
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6 | entity inverter is
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7 | port (
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8 | input: in std_ulogic;
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9 | output: out std_ulogic;
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10 | clock_i: in std_ulogic;
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11 | reset_i: in std_ulogic);
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12 | end inverter;
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13 |
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14 | architecture behav of inverter is
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15 | begin
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16 |
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17 | cr: process(reset_i,clock_i) is
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18 | if reset_i='1' then
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19 | output<= '0';
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20 | elsif rising_edge(clock_i) then
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21 | output<= next_output;
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22 | end if;
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23 | end process cr;
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24 |
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25 | op: process(input)is
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26 | next_output<= not input;
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27 | end process op;
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28 |
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29 | end architecture;
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Nun, alles schön und gut.... kompiliere ich aber nun die TB findet er
einen merkwürdigen Fehler:
1 | Unknown identifier "clock_i".
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1 | Unknown identifier "reset_i".
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Dieser Fehler tritt lt. Modelsim durch das Mapping auf
1 | Mapping: entity inverter(behav)
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2 | port map (input => input_tb,
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3 | output => output_tb,
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4 | clock_i => clock_tb,
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5 | reset_i => reset_tb);
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Nur ich kann ihn nicht sehen.....
Vielen Dank für jeden Tipp
