Guten Tag, ich bin gerade dabei einen Brushlessregler zu entwickeln und habe nun das Layout für die Platine fertig. Das ist mein erstes SMD Layout... Wäre nett wenn ihr mal drüberschaut und mir Verbesserungsvorschläge gebt :) Achso, die 3 ICs im SOIC8 Gehäuse sind MOSFET Treiber (TC4427) und die beiden Widerstände zwischen den MOSFETS sind nur Drahtbrücken ;) Vielen Dank schonmal
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Zum Schaltbild:
Ungewöhnlich, das Reset-und Quarzkomponenten fehlen.
(Ich meine da hauptsächlich Kondensatoren und den Quartz natürlich).
Widerstandswerte lassen eine bessere Beurteilung zu.
Was das rechts für drei Chips sind kann man ohne Bezeichnung nur raten.
>Achso, die 3 ICs im SOIC8 Gehäuse sind MOSFET Treiber (TC4427) ...
Dann würde ich erst mal den Plan vervollständigen.
Alle Kondensatoren haben auch keine Werte.
Spannungswerte für VDD vermisse ich auch.
zum Layout:
Die Thermals haben zu fette Bahnen (Löten wird da eine Freude sein)
und einige Vias haben überhaupt keine Thermals.
Die Clearence zwischen Vias/Pads und Massefläche/Bahnen scheint
mir zu klein zu sein. Da würde ich den Wert im DRC mal erhöhen.
In der Mitte kommt mir ein Via sehr knapp vor, das dort eine erhöhte
Kurzschlussgefahr besteht. Wenn Platz da ist, sollte man den auch
nutzen.
Bisschen Beschriftung kann hilfreich bei der Platinenherstellung sein.
Einige Vias die auf dem roten Layer Leitungen haben, sind auch mit
der Massefläche verbunden was mir seltsam vorkommt. Wenn man die Masse
über die Massefläche verbindet, braucht man dafür doch auf dem anderen
Layer keine Leiterbahn mehr, oder? Ist mir bei den drei Chips
aufgefallen.
Irrtum vorbehalten.
> Zum Schaltbild: > Ungewöhnlich, das Reset-und Quarzkomponenten fehlen. > (Ich meine da hauptsächlich Kondensatoren und den Quartz natürlich). Ich brauche keinen Quarz bei der Anwendung... Da reicht der interne Takt des Atmegas ohne Probleme, da für nichts ein genaues Timing gebraucht wird (ok, für den UART schon, aber den hab ich eh nur zu Debugging zwecken beim Entwickeln auf Pads geführt) > Widerstandswerte lassen eine bessere Beurteilung zu. > Was das rechts für drei Chips sind kann man ohne Bezeichnung nur raten. >>Achso, die 3 ICs im SOIC8 Gehäuse sind MOSFET Treiber (TC4427) ... > Dann würde ich erst mal den Plan vervollständigen. > Alle Kondensatoren haben auch keine Werte. > Spannungswerte für VDD vermisse ich auch. Bei der Schaltung bin ich mir ziemlich sicher dass so alles passt, aber das werde ich noch ergänzen ;) > Die Thermals haben zu fette Bahnen (Löten wird da eine Freude sein) > und einige Vias haben überhaupt keine Thermals. Was sind Thermals? > Die Clearence zwischen Vias/Pads und Massefläche/Bahnen scheint > mir zu klein zu sein. Da würde ich den Wert im DRC mal erhöhen. Ich hab die DRC Werte verwendet, die laut Platinenhersteller möglich sind... Aber ich werde das mal etwas erhöhen ;) > In der Mitte kommt mir ein Via sehr knapp vor, das dort eine erhöhte > Kurzschlussgefahr besteht. Wenn Platz da ist, sollte man den auch > nutzen. Ja, ich weiß welches Via du meinst.. das Verschieb ich etwas nach unten. > Einige Vias die auf dem roten Layer Leitungen haben, sind auch mit > der Massefläche verbunden was mir seltsam vorkommt. Wenn man die Masse > über die Massefläche verbindet, braucht man dafür doch auf dem anderen > Layer keine Leiterbahn mehr, oder? Ist mir bei den drei Chips > aufgefallen. Die Massefläche macht dort aber so einen "großen Bogen", herum um die Widerstände bei den Mosfets, deswegen hab ich gedacht das ist so über eine 2. Verbindung eventuell noch etwas besser... Danke für deine Kritik ;)
Wie kommt man auf die Idee, gerade MISO/MOSI/SCLK an den MOSFET-Treiber zu legen ? Damit man die Schaltung auch garantiert unter Spannung nicht flashen kann ? Eine Massefläche, die man vertikal geschlitzt hat bis auf 2 kleine Stege aussen, ist keine Massefläche, sondern eine Schlitzantenne. Leg WENIGSTENS die beiden Leiterbahnen auf die andere Seite, auch wenn 6 Durchkontaktierungen nötig sind. Die Stromversorgung der MOSFET-Treiber ist viel zu hochinduktiv, also zu lang und zu dünn. Hier wäre auch eine Plus-Fläche gegenüber der Massefläsche sinnvoll. Es sei denn, du bremst deine 1.5A Treiber durch die von dir vorgesehenen Gate-Widerstände auf 15mA aus, aber es wird mir immer schleierhaft bleiben, warum man erst teure Hochstrom-MOSFET-Treiber kauft und sie dann mit Widerständen nutzlos macht. Muss eine besondere Art der Deutschen sein, ihr Geld zum Fenster raus zu werden, wir sind doch noch zu reich. Welchen Grund hat es, die Versorgungsspannung rechts oben anzuschliessen statt links wo sie gebraucht wird ?
> Wie kommt man auf die Idee, gerade MISO/MOSI/SCLK an den MOSFET-Treiber > zu legen ? Damit man die Schaltung auch garantiert unter Spannung nicht > flashen kann ? MOSI brauch ich sowieso, da das auch der PWM Ausgang ist... Also ist es egal ob ich nun auch noch SCK verwende... > Eine Massefläche, die man vertikal geschlitzt hat bis auf 2 kleine Stege > aussen, ist keine Massefläche, sondern eine Schlitzantenne. Leg > WENIGSTENS die beiden Leiterbahnen auf die andere Seite, auch wenn 6 > Durchkontaktierungen nötig sind. Ok, mach ich ;) > Die Stromversorgung der MOSFET-Treiber ist viel zu hochinduktiv, also zu > lang und zu dünn. Hier wäre auch eine Plus-Fläche gegenüber der > Massefläsche sinnvoll. Es sei denn, du bremst deine 1.5A Treiber durch > die von dir vorgesehenen Gate-Widerstände auf 15mA aus, aber es wird mir > immer schleierhaft bleiben, warum man erst teure > Hochstrom-MOSFET-Treiber kauft und sie dann mit Widerständen nutzlos > macht. Muss eine besondere Art der Deutschen sein, ihr Geld zum Fenster > raus zu werden, wir sind doch noch zu reich. Wie breit sollten die Leiterbahnen sein? Die Widerstände habe ich eingefügt weil ich das bei vielen Schaltungen so gesehn habe... Ich wollte die mit 10 Ohm bestücken... > Welchen Grund hat es, die Versorgungsspannung rechts oben anzuschliessen > statt links wo sie gebraucht wird ? Weil die Platine so eingebaut wird und es so "am praktischsten" ist... Dann mache ich die Kabel etwas länger und die Stromanschlüsse oben rechts hin ;)
> MOSI brauch ich sowieso, da das auch der PWM Ausgang ist... > Also ist es egal ob ich nun auch noch SCK verwende... Nicht wirklich. Schaltet nur MOSI, geht nur der obere MOSFET an und aus, der untere bleibt aus, nichts passiert. Taktet nun mit SLK auch der untere, ist die Hölle los. Hätte man sie wenigstens auf 2 Treiber verteilt, aber nein. Klassischer Fall von nicht nachgedacht. > Die Widerstände habe ich eingefügt weil ich das bei > vielen Schaltungen so gesehn habe Noch so ein Fall von nicht nachgedacht. > Wie breit sollten die Leiterbahnen sein? Wie gesagt, am besten Plus-Fläche in den rechten 3 Zentimetern.
>> Die Widerstände habe ich eingefügt weil ich das bei >> vielen Schaltungen so gesehn habe > > Noch so ein Fall von nicht nachgedacht. Ich hab nun noch etwas gesucht und da gibt es anscheinend gegenteilige Meinungen... z.b. hier: Beitrag "Gatewiderstände an MOSFETs" Einerseits soll die Flanke ja so streil wie möglich sein, aber so kann man sich auch EMV Probleme einhandeln...
> Einerseits soll die Flanke ja so streil wie möglich sein, > aber so kann man sich auch EMV Probleme einhandeln... Wenn man sich also für eine Flankensteilheit entschieden hat, mit der man EMV im Griff hat, dann sucht man sich halt einen MOSFET-Treiber aus, der auf Grund seiner Stromlieferfähigkeit nur diese Geschwindigkeit beim Umladen der MOSFET-Gate-Kapazität ermöglichst. Extra teuer einen leistungsfähigeren Treiber zu kaufen, den man dann mit einem zusätzlichen Widerstand ausbremst, ist typisch dummdeutsch.
Johannes G. schrieb: > Was sind Thermals? Das sind Leitungskreuze die Masseflächen Netzweise mit Vias oder Pads verbinden. Durch diese Leiterbahnen wird deutlich weniger Wärme beim löten auf die Massefläche abgeleitet. Das gilt natürlich nur fürs Handlöten, z.B.bei Reparaturen. Reflowlöten im Ofen oder auf der Welle dürfte dagegen problemlos gehen. Ich wollte es der Vollständigkeit halber, nur mal erwähnt haben. Johannes G. schrieb: > Die Massefläche macht dort aber so einen "großen Bogen", herum um die > Widerstände bei den Mosfets, deswegen hab ich gedacht das ist so über > eine 2. Verbindung eventuell noch etwas besser... Grundsätzlich sollte man immer die Versorgung als Strahlengang designen. Quasi wie bei der Sonne die Sonnenstrahlen sind. Wenn bei mehreren Verbindungen Querströme auftreten ist das nicht unbedingt eine saubere Lösung, vor allem nicht unter EMV-Gesichtspunkten. Irrtum vorbehalten.
MaWin schrieb: > Extra teuer einen leistungsfähigeren Treiber zu kaufen, den > man dann mit einem zusätzlichen Widerstand ausbremst, ist > typisch dummdeutsch. Ist es nicht. Die EMV-Probleme bekommt man meist erst mit, wenn die Schaltung fertig aufgebaut ist, dann den Treiber zu wechseln ist aufwändig. Mit Widerständen kann man die Schaltgeschwindigkeit leicht anpassen. Es hindert einen ja auch niemand daran dort 1 oder 0 Ohm zu bestücken. Wird in der Leistungselektronik aus gutem Grund so gemacht.
Michael S. schrieb: > und einige Vias haben überhaupt keine Thermals Seit wann brauchen Vias Thermals? Schwachfug!
... schrieb: > Seit wann brauchen Vias Thermals? Schwachfug! Man kann sowohl Vias, wie auch Pads als Thermals ausführen wenn auf der anderen Seite eine Massefläche angeschlossen ist. Was ist daran Schwachfug? Klär uns mal über dein begnadetes Fachwissen auf.
Michael S. schrieb: > Klär uns mal über dein begnadetes Fachwissen auf. Ich dich aufklären? Sind wir hier im Sexualkunde-Unterricht? Nein Danke. Michael S. schrieb: > Man kann sowohl Vias, wie auch Pads als Thermals ausführen > wenn auf der anderen Seite eine Massefläche angeschlossen > ist. Was ist daran Schwachfug? Dumm bleibt dumm, da helfen keine Pillen und auch kein anderer Nick, kann ich da nur sagen.
Michael S. schrieb: > ... schrieb: >> Seit wann brauchen Vias Thermals? Schwachfug! > > Man kann sowohl Vias, wie auch Pads als Thermals ausführen > wenn auf der anderen Seite eine Massefläche angeschlossen > ist. Was ist daran Schwachfug? Wahrscheinlich meint er, dass die Vias nicht gelötet werden. Wozu dann also Wärmefallen?
Alex H. schrieb: > Wahrscheinlich meint er, dass die Vias nicht gelötet werden. Wozu dann > also Wärmefallen? Sehe ich auch so. Wenn an den Vias nichts gelötet wird brauchen die auch keine Thermals. Die beiden Vias die so eng aneinander sind finde ich nicht kritisch. Wenn du den DRC richtig eingestellt ist und nicht meckert dann kann dein PLatinenhersteller die auch ohne Probleme herstellen. Was anderes ists wenn du selbst ätzen willst, dann würde ich die was auseinanderziehen. Auf den Bottom-Layer fallen mir 2 Leiterbahnen auf zwischen denen die Masse nicht fliesst. Zieh die was auseinander, genug Platz ist ja. Je nachdem was für Signale darüber gehen können die auf die jeweils andere Leiterbahn überkoppeln (bei schnellen Signalen). Aus gleichen Gründen würde ich das GND-Polygon so einstellen dass es bis unter die SMD-Bauteile fliesst. Passt bei den meisten Herstellen sogar unter 0402-Bauteilen durch. Auch aus den gleichen Gründen kann man auf dem Top-Layer auch noch ein GND-Polygon einbauen. Wenn du die Platine tatsächlich herstellen lässt mit Stoplack etc. gibt das auch keine Probleme beim löten. Wenn du dich für ein GND-Polygon auf dem Top-Layer entscheidest dann setze möglichst verteilt über die ganze Platine noch Vias, die dann GND-Top mit GND-Bottom sicher und überall verbinden.
Daniel schrieb: > Wenn du die Platine tatsächlich herstellen lässt mit Stoplack etc. gibt > das auch keine Probleme beim löten. Ihr habt schon recht, aber hintergedanklich bin ich mal davon ausgegangen das der TO wenigstens einen Prototyp selber ätzt. Dann wäre mein Einwand nicht ganz von der Hand zu weisen.
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