Altera <-> Xilinx: RAM-Konfiguration

[H. G. (Gast)]

Ich habe begonnen, ein Design zu erzeugen und bin dabei auf einen (für 
mich wichtigen) Unterschied zwischen A. und X. gestossen:

Bei Xilinx kann ich BRAM mit bis zu 1024 Bit Breite definieren, die über 
eine Adresse (bei insgesamt N Adressen) angesprochen werden und dann 
bitweise anwählbar sind, bei Adressierung mit N+10 bits.

Das bekomme ich bei Altera nicht hin. Die Adressbreiten dürfen sich 
nicht 1024:1 unterscheiden, sondern nur 128:1, wie mir scheint und es 
gibt auch maximal 288 Bit. Ich beziehe mich auf den Vergleich Spartan 
3/6 gegenüber Cyclone 3/4.

Ist das so? Bekommt man gfs bei Stratix flexiblere Konfigurationen hin?

Nun ist mir bewusst, dass ich mehrere Altera RAMs passend verschalten 
kann, um meine Funktion zu erhalten, aber warum kann man das nicht per 
Core? Ich denke nicht, dass die Xilinx BRAMs grundsätzlich anders 
funktionieren und dass nur der CoreGen mehr Bauarbeit leistet.

Oder hat es doch HW-Gründe?

[Duke Scarring (Gast)]

Ich würde mich an den Standard halten (IEEE Std 1076.6™-2004).
Damit ist man Herstellerunabhängig und variabel:

-- Example 1: A RAM with edge-sensitive write to storage elements
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.rtl_attributes.all;

entity ram is
  generic (
    WIDTH : Natural := 8;
    DEPTH : Natural := 16);
  port (
    q   : out std_logic_vector(WIDTH-1 downto 0); -- Ram output
    d   : in  std_logic_vector(WIDTH-1 downto 0); -- Ram data input
    a   : in  std_logic_vector(DEPTH-1 downto 0); -- Address
    we  : in  std_logic; -- Write enable
    clk : in  std_logic); -- system clock
end entity ram;

architecture RTL of ram is
  type ram_typ is array(0 to 2**DEPTH-1) of
      std_logic_vector(WIDTH-1 downto 0);

  signal ram : ram_typ; -- ram element
  attribute ram_block of ram : signal is "RAM_CELL XYZ01";
  -- For RAM design with registers logic use:
  -- attribute logic_block of z : signal is TRUE;

begin -- architecture RTL
      -- purpose: Synchronous Ram definition
      -- type : combinational

Ram_Proc: process is
  begin -- process Ram_Proc
    wait until clk = '1';
    if we = '1' then
      ram(to_integer(unsigned(a))) <= d;
    end if;
  end process Ram_Proc;

  q <= ram(to_integer(unsigned(a)));

end architecture RTL;

Duke

[H. G. (Gast)]

Dieses RAM hat aber nicht die beiden benötigten Ports und die 
unterschiedlichen Schreib-Lesebreiten.

[Duke Scarring (Gast)]

Gerald Hellinghaus schrieb:
> Dieses RAM hat aber nicht die beiden benötigten Ports und die
> unterschiedlichen Schreib-Lesebreiten.
Das stimmt.

Was möchtest Du denn konkret machen? Vielleicht kann man Dein Problem 
auch anders lösen.

Duke