Sigma / Delta - Wandler und Sinc3 Filter

[Frank M. (frankm)]

Hallo zusammmen,

ich habe vor einen ADS1202 oder 1209 an einen DSP / MCU anzuhängen.
Die Auswertung des Datenstroms funktioniert in schnellen Timer-Zellen 
und stellt bis jetzt keine Probleme dar.
Die ADC-Signal-Clock ist 10MHz und bringt mir bei einer Zähl- 
(Integrations-) Dauer von 1msec 10000 Clock-Impluse was eine präzise 
Auflösung darstellt.
Jetzt mein Problem:
in den meisten Anwendungen endet der Datenstrom des S/D-Wandlers in 
einem FPGA, wo man auf der Ebene des ADC-Signal-Clocks einen Sinc3 
Filter implementieren kann, um das evtl. störende Modulator-Signal zu 
entfernen.

Hat jemand mit diesen Bausteinen Erfahrung? Ist das Filter zwingend 
einzubauen oder geht das "Rauschen" in den 10000 Zähler-Stellen unter?
Klar kann man auch einen FIR-Filter auf der Software-Ebene einbauen, das 
dann aber nur mit 1kHz gerechnet wird.

Vielen Dank für Eure Hilfe!


Frank

[Martin (Gast)]

Frank Mayer schrieb:
> um das evtl. störende Modulator-Signal zu
>
> entfernen.

Was  heisst  hier eventuell?

Was willst Du denn mit einem Bitstrom anfangen, eh? Du willst doch 
irgendwie  am Ende  einen 12/14/16  bit Wandlerwert haben (mit 1kHz 
Rate?)

Normalerweise  kaskadiert man  ein  sinc3  mit einer Dezimationsrate von 
16/32/128   mit einem FIR Filter dass dann das restliche 
Modulatorrauschen entfernt.

Da der ADC ja intern  mit 20MHz  läuft würde das sinc3  filter mit einer 
Dezimation von 128  immer noch  156k Datenworte pro Sekunde liefern, da 
muss man also ein FIR mit einer Dezimationsrate  von nochmal 15..16 
dahinterhängen. Und dann wird nur jeder 10te  Wert berechnet, dann hast 
Du  1kHz Datenrate.

Noch Fragen?

[Martin (Gast)]

>muss man also ein FIR mit einer Dezimationsrate  von nochmal 15..16
>dahinterhängen. Und dann wird nur jeder 10te  Wert berechnet, dann hast
>Du  1kHz Datenrate.

was natürlich dasselbe  ist.

Also   FIR  mit  156  Dezimation
Wennds  Glück hast  hat  das FIR eine Länge  von  < 156 , dann kannst Du 
es  mit  156kHz takten und die state machine  ist denkbar einfach und Du 
brauchst keinerlei  Speicher mit Ausnahme eines  mult/acc  Registers

[Frank M. (frankm)]

Danke Martin für die umgehende Antwort!

Ich hab nur ein Problem:
Kein FPGA sondern ein DSP / MCU !!!
Dieser kann zwar die Datenströme per Timer-Register einlesen aber nicht 
mit der Clock-Rate weiterverarbeiten!

Also wenn ich einen Filter einbauen kann, dann eben leider nur bei 1kHz 
Abtastfrequenz, am Ende der Timer-Kette.

Spielt dann das Modulations-Rauschen noch eine Rolle oder nicht?
Wenn ja, dann hab ich ein echtes Problem

:-/


Vielen Dank für Eure Hilfe!


Frank