Virtes 5 DCM Frequenz kleiner 32MHz

[John (Gast)]

Hallo,

gibt es eine Möglichkeit in einem Virtex 5 eine Frequnez kleiner 32MHz 
zu erzeugen? Ich habe eine 100MHz Frequenz. Diese würde ich gerne 
mittels DCM auf 20MHz reduzieren. Oder gibt es eine andere Methode? Der 
CoreGenerator sagt, dass das nicht geht.

[Klock Div (Gast)]

Schau mal in DS202.pdf nach DCM: CLK0,CLKFX,.. sind nach
Unten hin bis 32MHz begrenzt, CLKDV geht aber bis 2MHz.
Du musst aber 2 DCMs verwenden, da das zuständige Attribut
"CLKDV_DIVIDE" nur bis 16.0 geht.

[Ulrich (Gast)]

Warum ist das so, dass FPGAs neuerdings keine niedrigen Frequenzen mehr 
können?

[John (Gast)]

Cooler Tipp Klock Div! Danke!!

Was Ulricht fragt würde mich auch interessieren

[Christian R. (supachris)]

Naja, das FPGA kann auch quasi statisch arbeiten. Nur die PLL/DCM haben 
natürlich eingeschränkte Bereiche. Ist sicher nicht ganz einfach 
herzustellen, muss ja nach oben hin bis etliche hundert MHz schaffen, 
und bei den PLLs für die MGTs sogar mehrere GHz....

[Duke Scarring (Gast)]

John schrieb:
> Ich habe eine 100MHz Frequenz. Diese würde ich gerne
> mittels DCM auf 20MHz reduzieren. Oder gibt es eine andere Methode?
Ich würde dafür ein Clock Enable verwenden:

-- tested:
signal clk_div_cnt : natural range 0 to 4;
signal ce_20       : std_logic;
...
process
begin
  wait until rising_edge( clk_100);
  if clk_div_cnt = 0 then
    clk_div_cnt <= 4;
    ce_20       <= '1';
  else
    clk_div_cnt <= clk_div_cnt - 1;
    ce_20       <= '0';
  end if;
end process;


process
begin
  wait until rising_edge( clk_100);
  if ce_20 = '1' then
    -- do all the slow stuff here
  end if;
end process;

Duke