Virtes 5 DCM Frequenz kleiner 32MHz

Schau mal in DS202.pdf nach DCM: CLK0,CLKFX,.. sind nach
Unten hin bis 32MHz begrenzt, CLKDV geht aber bis 2MHz.
Du musst aber 2 DCMs verwenden, da das zuständige Attribut
"CLKDV_DIVIDE" nur bis 16.0 geht.

Warum ist das so, dass FPGAs neuerdings keine niedrigen Frequenzen mehr 
können?

Cooler Tipp Klock Div! Danke!!

Was Ulricht fragt würde mich auch interessieren

John schrieb:
> Ich habe eine 100MHz Frequenz. Diese würde ich gerne
> mittels DCM auf 20MHz reduzieren. Oder gibt es eine andere Methode?
Ich würde dafür ein Clock Enable verwenden:

1

-- tested:

2

signal clk_div_cnt : natural range 0 to 4;

3

signal ce_20       : std_logic;

4

...

5

process

6

begin

7

  wait until rising_edge( clk_100);

8

  if clk_div_cnt = 0 then

9

    clk_div_cnt <= 4;

10

    ce_20       <= '1';

11

  else

12

    clk_div_cnt <= clk_div_cnt - 1;

13

    ce_20       <= '0';

14

  end if;

15

end process;

16

17

18

process

19

begin

20

  wait until rising_edge( clk_100);

21

  if ce_20 = '1' then

22

    -- do all the slow stuff here

23

  end if;

24

end process;

Duke